PCI接口IP核的DVB碼流接收系統(tǒng)設(shè)計

　　當(dāng)PCI_MT32作為PCI總線主設(shè)備進(jìn)行主模式操作時，主控邏輯模塊對PCI_MT32本地側(cè)信號進(jìn)行控制以執(zhí)行PCI主模式寫事務(wù)，將FIFO的數(shù)據(jù)傳送給從設(shè)備。同時還為DMA引擎提供PCI總線所處的狀態(tài)，如總線是否處于數(shù)據(jù)階段，是否有從設(shè)備終止等。

　　模塊的主要設(shè)計思路：當(dāng)PCI總線仲裁器允許PCI_MT32成為總線主設(shè)備時，PCI_MT32功能模塊在本地側(cè)輸出lm_adr_ackn信號，表明地址階段開始，此時主控邏輯模塊應(yīng)在l_adi線提供PCI地址，并在l_cbeni線提供PCI命令。在接下來的數(shù)據(jù)階段，如果本地側(cè)數(shù)據(jù)已準(zhǔn)備好，就使lm_rdyn(本地側(cè)主設(shè)備準(zhǔn)備好)信號有效，并在l_adi線提供數(shù)據(jù)，在l_cbeni線提供字節(jié)使能。如果從設(shè)備被選中且準(zhǔn)備好，數(shù)據(jù)傳輸就開始了。最后，通過通知PCI總線當(dāng)前周期是本地側(cè)最后的數(shù)據(jù)階段，在完成這次數(shù)據(jù)傳輸后就進(jìn)入總線空閑狀態(tài)，PCI_MT32不再是總線主設(shè)備，一次數(shù)據(jù)傳輸也就結(jié)束了。

　　從控邏輯模塊

　　當(dāng)PCI_MT32作為PCI總線從設(shè)備進(jìn)行目標(biāo)事務(wù)操作時，從控邏輯模塊對PCI_MT32本地側(cè)信號進(jìn)行控制。PC通過讀本地側(cè)相應(yīng)寄存器，了解當(dāng)前狀態(tài)，通過對相應(yīng)DMA寄存器的寫操作，來啟動DMA引擎。由于對寄存器的讀寫只用到目標(biāo)單周期事務(wù)，且大部分信號由主機(jī)控制，從控邏輯相對簡單。主要是保證在要存取的目標(biāo)地址命中，且frame信號有效時，trdyn(從設(shè)備準(zhǔn)備好)信號有效。

　　圖3 DMA狀態(tài)機(jī)流程圖

　　DMA引擎模塊

　　DMA引擎模塊由DMA寄存器、DMA狀態(tài)機(jī)等模塊構(gòu)成，當(dāng)PCI_MT32作為PCI總線主設(shè)備進(jìn)行主模式寫操作時，它與主控邏輯模塊共同將FIFO緩存輸出的數(shù)據(jù)通過DMA操作發(fā)送到PCI_MT32本地信號側(cè)。 其中，DMA寄存器的地址直接映射到PCI的地址空間，其基地址由PCI_MT32中的配置寄存器Bar0決定。主機(jī)通過訪問這些寄存器來控制DMA操作。寄存器包括控制狀態(tài)寄存器、PCI地址寄存器和中斷狀態(tài)寄存器。DMA狀態(tài)機(jī)模塊流程如圖3所示。

　　以下對DMA狀態(tài)機(jī)進(jìn)行簡要描述：狀態(tài)機(jī)無數(shù)據(jù)傳輸時默認(rèn)停留在空閑狀態(tài)。當(dāng)PC寫控制狀態(tài)寄存器中的啟動位，就啟動狀態(tài)機(jī)，進(jìn)入裝載寄存器狀態(tài)。自動裝載PCI地址寄存器后進(jìn)入等待請求狀態(tài)。如果FIFO中的數(shù)據(jù)已經(jīng)半滿，進(jìn)入請求狀態(tài)申請占用PCI總線，接著進(jìn)入等待允許狀態(tài)，等待PCI設(shè)備獲得總線的控制權(quán)。當(dāng)PCI設(shè)備成為總線主設(shè)備，就進(jìn)入準(zhǔn)備狀態(tài)。判斷PCI總線的地址階段結(jié)束將要進(jìn)入數(shù)據(jù)階段，則進(jìn)入傳輸狀態(tài)，進(jìn)行數(shù)據(jù)傳輸。此時，如果從設(shè)備提出終止，則返回寄存器有效狀態(tài)，根據(jù)情況重新申請總線的控制權(quán);如果本次DMA數(shù)據(jù)傳輸結(jié)束或出現(xiàn)PCI異常中斷、PCI系統(tǒng)錯誤、PCI奇偶校驗(yàn)錯誤、FIFO滿等錯誤時，則分別進(jìn)入結(jié)束狀態(tài)或錯誤狀態(tài)，寫中斷狀態(tài)寄存器的相應(yīng)位，同時發(fā)出中斷信號。PC收到中斷后，讀中斷狀態(tài)寄存器確定中斷類型，以進(jìn)行下一步操作。最后返回空閑狀態(tài)，并清除中斷。

　　圖4 PCI DMA傳輸仿真波形圖

　　FIFO邏輯控制模塊

　　FIFO邏輯控制模塊根據(jù)CY7B933輸出的狀態(tài)信號，刪除同步字K28.5，只將有效的數(shù)據(jù)讀入，并將數(shù)據(jù)送入異步FIFO緩存。當(dāng)FIFO空、半滿、滿時，對相應(yīng)寄存器進(jìn)行操作或通知DMA引擎模塊，以防止數(shù)據(jù)的溢出或空讀。

　　異步FIFO在核心控制模塊中，主要起到兩個作用。一是數(shù)據(jù)緩存，在系統(tǒng)進(jìn)行DMA操作，將數(shù)據(jù)從ASI接口寫入PC內(nèi)存時，DVB-ASI數(shù)據(jù)仍在源源不斷地輸入系統(tǒng)，F(xiàn)IFO可以將這些數(shù)據(jù)緩存，以防止數(shù)據(jù)丟失。二是時鐘隔離作用，輸入的ASI信號時鐘是27MHz，而PCI時鐘達(dá)到33MHz，這就要求對兩個頻率不同的時鐘進(jìn)行同步，異步FIFO的數(shù)據(jù)輸入和輸出分別使用不同的時鐘，從而實(shí)現(xiàn)時鐘的隔離和無縫拼接。由于本設(shè)計對FIFO容量的要求較大，因此不采用Megafunction技術(shù)構(gòu)造，而使用專門的高速FIFO芯片。

　　設(shè)計結(jié)果

　　在Quartus-II中進(jìn)行了vhdl源程序仿真。圖4是用DMA方式進(jìn)行PCI傳輸結(jié)果的仿真波形圖。其中ASI_D為模擬輸入的8位ASI碼流，在對相應(yīng)的DMA寄存器進(jìn)行操作后，啟動DMA引擎，圖中①處PCI_MT32通過拉低reqn信號發(fā)出總線占用請求信號，②處PCI總線仲裁器通過拉低gntn信號允許PCI_MT32成為主設(shè)備。③處進(jìn)入地址階段，PCI_MT32在ad線上提供地址，在cben線上提供總線命令。在接下來的多個數(shù)據(jù)階段(圖中④處)，PCI_MT32在ad線和cben線上分別提供ASI_D輸入的數(shù)據(jù)和字節(jié)使能，由于輸入ASI信號是8位，而ad線為32位，因此利用ad信號的低8位來傳輸數(shù)據(jù)，可見,輸出數(shù)據(jù)與ASI_D輸入的數(shù)據(jù)相同。由于DMA傳輸長度的關(guān)系，本圖最后通過模擬從設(shè)備斷開(圖中⑤處)，終止了這次傳輸。由于DMA傳輸沒有結(jié)束，在終止后，DMA狀態(tài)機(jī)根據(jù)判斷狀態(tài)，還會自動繼續(xù)傳輸。從圖中可以看出，framen、irdyn、trdyn、devseln等接口控制信號完全符合PCI時序的要求。實(shí)現(xiàn)了將ASI信號通過PCI總線與PC進(jìn)行實(shí)時數(shù)據(jù)傳輸?shù)哪康?。圖中32位ad信號的高位沒有得到充分利用，如果需要，可以很方便地利用它們將電路升級為兩路或4路的多路DVB-ASI碼流接收卡。如果使用支持64位PCI總線的PCI_MT64功能模塊，則最多可以實(shí)現(xiàn)8路ASI信號的接收。

　　結(jié)語

　　本系統(tǒng)采用FPGA加PCI IP核的模式實(shí)現(xiàn)對高速、大容量DVB傳輸流的實(shí)時傳輸，實(shí)現(xiàn)了系統(tǒng)設(shè)計的目標(biāo)。選擇PCI總線可以保證在足夠的帶寬下進(jìn)行數(shù)據(jù)傳輸。FPGA的應(yīng)用易于在線升級電路，擴(kuò)充平臺的功能。IP核的使用使硬件電路更為簡潔、可靠。經(jīng)過驗(yàn)證，本文設(shè)計的系統(tǒng)可以很好地實(shí)現(xiàn)DVB-ASI信號的接收功能，同時，也可以作為其它DVB-ASI應(yīng)用的基礎(chǔ)平臺，有著良好的應(yīng)用前景。