嵌入式 FIFO 數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)
加入技術(shù)交流群
C6727B和其他DSP有一個(gè)較大的區(qū)別，就是C6727B不再提供專(zhuān)門(mén)的外部中斷引腳，而是采用GPIO引腳和dMAX配合使用，通過(guò)寄存器的設(shè)置將GPIO引腳配置成外部中斷引腳。本文為了實(shí)現(xiàn)FIFO的實(shí)時(shí)操作，一旦外設(shè)向FIFO寫(xiě)入數(shù)據(jù)，即發(fā)出中斷信號(hào)到DSP的CPU，通知CPU讀取數(shù)據(jù)。為此，需要使用1個(gè)外部中斷引腳，將C6727B的音頻串口的AXR[8]配置成通用的GPIO引腳，并在dMAX中設(shè)置成中斷引腳。此時(shí)需要將音頻串口的CONFIGMACSP0寄存器設(shè)置為0x0001，如圖3所示。此時(shí)音頻串口不能再作為普通的音頻口使用，而是配置成IO接口。本文引用地址：http://www.ex-cimer.com/article/150549.htm
圖3 中斷功能設(shè)置框圖
從圖3中可以看出，配置好音頻串口后，一旦AXR[8]引腳有上升沿到，則McASP0激活dMAX的事件26，向CPU發(fā)送內(nèi)部中斷13。McASP的與中斷相關(guān)的寄存器配置是實(shí)現(xiàn)以上方案的重點(diǎn)。使用PFUNC寄存器將其配置成通用IO引腳；PDIR寄存器控制IO引腳的方向；如果是輸出引腳則由POUT引腳輸出高低電平，如果是輸入引腳，則由PDIN寄存器讀出該引腳的狀態(tài)；此外，可以使用PDCLR和PSET寄存器清除或者設(shè)置輸出引腳的狀態(tài)。
系統(tǒng)軟件設(shè)計(jì)
系統(tǒng)軟件設(shè)計(jì)主要包括McASP的初始化、dMAX的初始化、FIFO的初始化、中斷使能等。系統(tǒng)主程序只需要等待中斷進(jìn)行相應(yīng)的處理，主要的數(shù)據(jù)傳輸工作都是dMAX按照軟件配置自動(dòng)完成，不需要CPU參與。圖4是實(shí)現(xiàn)由外設(shè)寫(xiě)FIFO，DSP讀取FIFO數(shù)據(jù)的流程。圖中虛線部分表示由dMAX獨(dú)立完成的工作，實(shí)線部分表示由CPU完成的工作。兩者之間通過(guò)內(nèi)部中斷方式實(shí)現(xiàn)狀態(tài)的交流。
圖4 系統(tǒng)軟件流程
為了提高FIFO的讀寫(xiě)速率，一般采用突發(fā)方式進(jìn)行讀寫(xiě)。突發(fā)方式的讀時(shí)序如圖5所示。寫(xiě)時(shí)序和讀時(shí)序類(lèi)似。突發(fā)方式一次最多只能讀寫(xiě)8個(gè)數(shù)據(jù)，也可以一次突發(fā)讀寫(xiě)4個(gè)或者2個(gè)數(shù)據(jù)。突發(fā)讀寫(xiě)時(shí)數(shù)據(jù)的建立和保持時(shí)間最少可以設(shè)置成1個(gè)時(shí)鐘周期，如圖中所示。但為了通信可靠，一般采用2個(gè)時(shí)鐘周期。突發(fā)方式最大的節(jié)省時(shí)間是連續(xù)的其他數(shù)據(jù)將不再需要建立和保持周期，而是直接進(jìn)行讀寫(xiě)，一般只需要兩個(gè)時(shí)鐘周期就可以完成一個(gè)數(shù)據(jù)的讀寫(xiě)。最快情況下，突發(fā)讀寫(xiě)8個(gè)數(shù)據(jù)只需要20個(gè)時(shí)鐘周期，讀寫(xiě)速率達(dá)到53.2M×32b/s，滿足大部分設(shè)備的要求。
圖5 突發(fā)讀時(shí)序圖
總結(jié)
dMAX的特有結(jié)構(gòu)使得其可以實(shí)現(xiàn)嵌入式FIFO。本文介紹了基于C6727B的dMAX的基本結(jié)構(gòu)以及基于dMAX的嵌入式FIFO軟硬件設(shè)計(jì)，設(shè)置通用GPIO引腳作為中斷，為了加快FIFO的傳輸速率，使用突發(fā)讀寫(xiě)方式進(jìn)行數(shù)據(jù)傳輸。
評(píng)論