FPGA在鎖相頻率合成中的應(yīng)用

鎖相環(huán)路由于具高穩(wěn)定性、優(yōu)越的跟蹤性能及良好的抗干擾性,在頻率合成得到了廣泛應(yīng)用。但簡(jiǎn)單的鎖相環(huán)路對(duì)輸出頻率、頻率分辨經(jīng)等指標(biāo)往往不能滿(mǎn)足要求,所以要對(duì)簡(jiǎn)單鎖相環(huán)路加以改進(jìn)。小數(shù)分頻鎖相環(huán)則是改進(jìn)方案之一。

　　采用小數(shù)分頻鎖相環(huán)帶來(lái)的一個(gè)嚴(yán)重問(wèn)題是分?jǐn)?shù)調(diào)制(又稱(chēng)相位調(diào)制)問(wèn)題。

　　產(chǎn)生的原因是：當(dāng)環(huán)中鎖定時(shí),分頻器的分頻比不是固定的,而是在N和N+1之間變化。由于輸出頻率fo=N·F×fr,所當(dāng)分頻比為N時(shí),鑒相器的fo/N信號(hào)相位超前fr的相位,而且兩者相位差不斷增加,直到分頻比為N+1。這時(shí)相位差突然降到0,其結(jié)果是鑒相器的輸出呈現(xiàn)階梯鋸齒波形。這樣一個(gè)波動(dòng)電壓加到壓控振蕩器上就會(huì)產(chǎn)生頻率調(diào)制。對(duì)于上述由于分頻比變化而引起的相位調(diào)制通常采用以下模擬補(bǔ)償措施：將小數(shù)累加器的累加和通過(guò)D/A變換器變換成補(bǔ)償電壓(其電壓大小與鑒相器輸出的相位調(diào)制電壓成正比而極性相反),再加到求和放大器上進(jìn)行抵消。這種模擬補(bǔ)償措施有以下不足之處：(1)補(bǔ)償電路過(guò)于復(fù)雜,調(diào)試不方便;(2)由于補(bǔ)償電壓和相位調(diào)制在時(shí)間上和幅度上難以達(dá)到一致,因此補(bǔ)償程度有限的,一般存在1%以上的誤差。因此,一個(gè)全數(shù)字的方案被提出來(lái),它很很好地解決分?jǐn)?shù)調(diào)制問(wèn)題,這就是∑-Δ調(diào)制。

　　1 ∑-Δ調(diào)制頻率合成器及其實(shí)現(xiàn)

　　∑-Δ調(diào)制頻率合成器是一個(gè)無(wú)相位補(bǔ)償?shù)姆謹(jǐn)?shù)頻率合成,用∑-Δ調(diào)制器取代普通分?jǐn)?shù)環(huán)中的累加器。把所需分頻比的分?jǐn)?shù)部分作為∑-Δ調(diào)制器的輸入,由調(diào)制器產(chǎn)生脈沖密度調(diào)制信號(hào)去控制頻率合成器的分頻比,以達(dá)到分?jǐn)?shù)分頻的目的。

　　具有1位量化器(比較器)的一階∑-Δ調(diào)制器如圖1所示。1位D/A變換器完全線性,引入量化噪聲e(k),則量化器可作線性化處理,得圖1線性化模型,其中k為整數(shù),g(k)為0～1的分?jǐn)?shù),代表小數(shù)分頻分頻比的小數(shù)部分。Y(k)為0或1,分別代表分頻比為N和N+1的情況。理論分析表明[1],一階∑-Δ調(diào)制器對(duì)信號(hào)是全通的,能傳遞所需信號(hào)。引外,它對(duì)噪聲呈現(xiàn)低頻端掏大、高頻端抑制小甚至放大特性。這就是∑-Δ調(diào)制器的噪聲變形特性,它把噪聲能量推向高頻端,而高頻噪聲可由環(huán)路低通濾波器濾除,因此一階∑-Δ調(diào)制器頻率合成器具有較小的噪聲。為更好地抑制噪聲,可用高階∑-Δ調(diào)制器,它由多個(gè)一階∑-Δ調(diào)制器級(jí)連而成。級(jí)連的方法如圖2所示。第一級(jí)的量化噪聲e1(k)(由v1(k))與y1(k)差得到)e2(k)作為第二級(jí)的輸入,第二級(jí)的量化e2(k)作為第三級(jí)的輸入,各級(jí)輸出作如圖的處理。調(diào)制器的輸出用來(lái)控制分頻化。同階∑-Δ調(diào)制頻率合成器電路實(shí)現(xiàn)框圖如圖3.采用多級(jí)累加器結(jié)構(gòu),與小數(shù)分頻頻率合成器比較,∑-Δ調(diào)制頻率合成器利用3個(gè)累加器或更多個(gè)累加器代替單個(gè)累加器,每個(gè)累加器輸出與下一個(gè)累加器的輸入相接。和通常的分?jǐn)?shù)環(huán)一樣,累加的溢出控制分頻比。第一個(gè)累加器同分?jǐn)?shù)系統(tǒng)中的累加器以同樣的方式工作,它溢出時(shí),在一個(gè)周期內(nèi),將分頻比從N變到N+1。第一個(gè)累加器的輸出代表相位誤差,如不進(jìn)行其它修正就會(huì)產(chǎn)生相位誤差。這個(gè)輸出再次由第二個(gè)累加器進(jìn)行數(shù)字積分,由它的輸出進(jìn)一步控制分頻比。控制方法如圖2所示。第二個(gè)累加器的溢出使分頻比變?yōu)镹+1,下一時(shí)鐘周期變?yōu)镹-1;第三個(gè)累加器將分頻比變?yōu)镹+1,N-2,N+1;第四個(gè)累加器將分頻比變?yōu)镹+1,N-3N,N+3,N-1等等。2 ∑-Δ調(diào)制器原理設(shè)計(jì)

　　∑-Δ調(diào)制頻率合成器采用多級(jí)累加器結(jié)構(gòu),對(duì)于一般的使用場(chǎng)合,采用三級(jí)累加器已能夠滿(mǎn)足信號(hào)指標(biāo)的要求。為了與微機(jī)接口的方使及頻率控制字的換算方便,

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