基于uCGUI的數(shù)據(jù)顯示系統(tǒng)

本文詳細介紹了uC/GUI在ARM 內(nèi)核S3C44B0X的移植。實踐證明uC/GUI具有良好的實時性和穩(wěn)定性以及廣泛的應用前景。

　　1 硬件連接與液晶顯示原理

　　本設計使用的硬件采用ARM7開發(fā)板，液晶模塊為L78C64，它是7.8in 256色STN型LCD顯示屏，分辨率為640×480。

　　LCD控制器外部接口信號的定義及其與LCD模塊各信號之間的對應關系如下：

　　(1)VFRAME：LCD控制器與LCD驅動器之間的幀同步信號。該信號負責指出LCD屏新的一幀開始的時間。LCD控制器在一個完整幀顯示完成后立即插入一個VFRAME信號，并開始新一幀的顯示。該信號與LCD模塊的YD信號相對應;

　　(2)VLINE：LCD控制器和LCD驅動器之間的線同步脈沖信號。該信號用于將LCD驅動器水平線(行)移位寄存器的內(nèi)容傳送給LCD屏顯示。LCD控制器在整個水平線(整行)數(shù)據(jù)移入LCD控制器后，插入一個VLINE信號。該信號與LCD模塊的LP信號相對應;

　　(3)VCLK：LCD控制器和LCD驅動器之間的像素時鐘信號。由LCD控制器送出的數(shù)據(jù)在VCLK的上升沿處送出，在VCLK的下降沿被LCD驅動器采樣。該信號與LCD模塊的XCK信號相對應;

　　(4)VM：LCD驅動器的AC信號。VM信號被LCD驅動器用于改變行和列的電壓極性，從而控制像素點的顯示和熄滅。VM信號可以與每個幀同步，也可以與可變數(shù)量的VLINE信號同步;

　　(5)VD3～0 LCD：像素點的數(shù)據(jù)輸入端口。與LCD模塊的D3～0相對應：

　　(6)VD7～4 LCD：像素點的數(shù)據(jù)輸入端口。與LCD模塊的D7～4相對應。

　　液晶顯示原理：寫滿整個屏的數(shù)據(jù)稱為1個“幀”數(shù)據(jù)，YD是幀同步信號，該信號啟動LCD屏的新一幀數(shù)據(jù)。兩個YD脈沖之間的時間長度稱為幀周期。根據(jù)LCD模塊的特性，刷新時間為12～14ms，頻率為70～80Hz。每一幀包括480個LP脈沖。LP為行(共480行)數(shù)據(jù)輸入鎖存信號，也就是行同步脈沖信號。該信號啟動LCD屏的新一行數(shù)據(jù)。XCK為行數(shù)據(jù)輸入信號，也就是每1行中像素點數(shù)據(jù)傳輸?shù)臅r鐘信號。每組8位的數(shù)據(jù)在XCK的下降沿被輸入鎖存，因此，每1行包括640×3/8個XCK脈沖信號。D0～D7是8位的顯示數(shù)據(jù)輸入信號。

　　2 驅動程序設計

　　下面分三步完成液晶的初始化。

　　(1)I/O口的初始化

　　由于采用S3C44B0X的PC接口和PD接口作為LCD驅動接口，因此，需要設置PC接口工作在第3功能狀態(tài)和PD接口工作在第2功能狀態(tài)。

　　(2)相應控制寄存器的設置方法

　　S3C44B0X包括一個LCD控制器時序發(fā)生器TIMEGEN， 由它來產(chǎn)生VFRAM，VLINE，VCLK和VM 控制時序。這些控制信號由寄存器LCOCON1和LCDCON2進行配置。通過對寄存器種配置項目的設置，TIMEGEN就可以產(chǎn)生適應于各種LCD屏的控制信號了。

　　VFRAM 和VLINE脈沖的產(chǎn)生是通過對LCDCON2寄存器的HOZVAL和LINEVAL進行配置來完成的。每個域都與LCD的尺寸和顯示模式有關。

　　其中，HOZVAL=(顯示寬度/VD數(shù)據(jù)線位數(shù))-1。

　　在彩色模式下，顯示寬度=3×每行的像素點數(shù)。

　　對所選的液晶模塊，HOZVAL=(640×3/8)-1;LINEVAL=(顯示寬度)-1。

　　對所選的液晶模塊，LlNEVAL=480-1。

　　VCLK信號的頻率可以通過LCDCON1寄存器的CLKVAL域來確定，即

　　VCLK=MCLK/(CLKVAL×2)

　　LCD控制器的最大VCLK頻率為16.5MHz，幾乎支持所有已有的LCD驅動器。由于上述關系，CLKVAL的值決定了VCLK的頻率。為了確定CLKVAL的值，應該計算一下LCD控制器向VD端口傳輸數(shù)據(jù)的速率，以便使VCLK的值大于數(shù)據(jù)傳輸?shù)乃俾省?/p>

　　數(shù)據(jù)傳輸速率的公式為：

　　數(shù)據(jù)傳輸速率=HS×VS×FR×MV

　　其中，HS—LCD的行像素值;VS—LCD的列像素值：FR—幀速率;MV—模式值，這里取8位單掃描，彩色。

　　對于所選用的液晶模塊：HS=640;VS=480;FR=70Hz：MV=3/8。因此，數(shù)據(jù)傳輸速率=640×480×70×3/8=8,064,000Hz。

　　VCLK值應該大于8MHz而小于16MHz，因此，CLKVAL可以取9～15。