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          高速轉(zhuǎn)換器時鐘分配器件的端接
          
						
          
				作者：
				時間：2011-04-19
				來源：網(wǎng)絡(luò)
				
				
				
				
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          端接不當(dāng)使回聲的幅度隨著時間而變化，因此t也會隨時間變化。端接的時間常數(shù)也會影響回聲脈沖的形狀和寬度?；谝陨显?，反射引起的附加抖動，從形狀看類似增加經(jīng)典抖動的高斯特性。為了避免抖動和時鐘質(zhì)量降低的不利影響，需要使用表1中總結(jié)的恰當(dāng)信號端接方法。Z0是傳輸線的阻抗；ZOUT 是驅(qū)動器的輸出阻抗，ZIN 是接收器的輸入阻抗。僅顯示CMOS和PECL/LVPECL電路。
          表1. 時鐘端接
          表1. 時鐘端接
          方法
          描述
          優(yōu)勢
          弱點(diǎn)
          備注
          串行端接
          CMOS
          image004.jpg
          實(shí)際上，因?yàn)樽杩箷S頻率動態(tài)變化，難以達(dá)到阻抗匹配，所以緩沖器輸出端可以省去電阻(R)。
          低功耗解決方案（沒有對地的吸電流）
          很容易計(jì)算R的值 R (Z0 – ZOUT).
          上升/下降時間受RC電路的影響，增加抖動。
          只對低頻信號有效。
          CMOS驅(qū)動器
          不適合高頻時鐘CMOS drivers.信號。
          適合低頻時鐘信號和非常短的走線。
          下拉電阻
          CMOS
          image005.jpg
          非常簡單(R = Z0)
          高功耗
          不推薦
          LVPECL
          image006.jpg
          簡單的3電阻解決方案。
          就節(jié)能而言稍好一點(diǎn)，相對于4電阻端接來說節(jié)省一個電阻。
          推薦。
          端接電阻盡可能靠近PECL接收器放置。
          交流端接
          CMOS
          image007.jpg
          沒有直流功耗。
          為避免較高功耗，C應(yīng)該很小，但也不能太小而導(dǎo)致吸電流。
          LVPECL
          image008.jpg
          交流耦合允許調(diào)整偏置電壓。避免電路兩端之間的能量流動。
          交流耦合只推薦用于平衡信號（50%占空比的時鐘信號）。
          交流耦合電容的ESR值和容值應(yīng)該很低。
          電阻橋
          CMOS
          image009.jpg
          功耗實(shí)現(xiàn)合理的權(quán)衡取舍。
          單端時鐘用兩個器件。
          LVPECL
          image010.jpg
          差分輸出邏輯用4個外部器件。
          3.3V LVPECL驅(qū)動器廣泛應(yīng)用端接。
          
				
            
                
			
							
          
                
			            
          
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