基于Matlab／DSP Builder任意波形信號發(fā)生器的兩種設(shè)計

4 系統(tǒng)的硬件實現(xiàn)與測試
雙擊圖2或圖4中SignalCompiler，在彈出的對話框中點擊“Compile”，DSP Builder將會調(diào)用QuartusⅡ進行全程編譯，這個過程包括創(chuàng)建QuartusⅡ工程、綜合和適配。會自動將mdl文件轉(zhuǎn)換為QuartusⅡ能夠識別的VHDL源程序。
打開QuartusⅡ9．O環(huán)境，打開DSP Builder自己建立好的工程，最后選擇cycloneⅡ系列的FPGA芯片EP2C8Q208C，鎖定好相關(guān)引腳，再將．sof文件下載到EP2C8Q208C芯片中。
完成下載后，傳統(tǒng)的方法是用邏輯分析儀接到FPGA的管腳上進行硬件測試，該方法繁瑣且復(fù)雜，為解決此問題，可使用QuartusⅡ自帶的嵌入式邏輯分析儀SignalTapⅡ進行硬件測試。
打開SignalTapⅡ，設(shè)置好所要觀測信號的觸發(fā)狀態(tài)、采樣時鐘和數(shù)據(jù)深度，之后將文件保存為．stp文件，并添加到系統(tǒng)工程里，然后啟動完整編譯。
對傳統(tǒng)方法下生成的正弦波信號和基于DDS生成的三角波信號進行SignalTapⅡ硬件測試，結(jié)果如圖7所示。對比圖7，圖5和圖6，表明兩種設(shè)計方法的正確性。

將硬件電路接入高速D／A轉(zhuǎn)換電路，用示波器檢測D／A輸出，會看到相應(yīng)波形。

5 結(jié)語
基于Matlab／DSP Builder的系統(tǒng)實現(xiàn)方案形象直觀，本文采用兩種方法在DSP Builder下實現(xiàn)了任意信號發(fā)生器的設(shè)計，通過Simulink的系統(tǒng)仿真和SignalTapⅡ的硬件測試，證實了設(shè)計方法的正確性，取得了預(yù)期的效果。
DSP Builder作為Matlab／Simulink中的一個工具箱，使得用FPGA設(shè)計DSP系統(tǒng)完全可以通過Simulink的圖形化界面進行，使用DSPBuil-der設(shè)計任意波形信號發(fā)生器的所有基本組件都已經(jīng)存在，只需要對每個組件設(shè)置參數(shù)后逐一連接就可以，從而使得一個復(fù)雜電子系統(tǒng)設(shè)計變得相當(dāng)容易而且直觀，利用SignalCompiler很容易將模型轉(zhuǎn)換為VHDL語言，不涉及到編程，操作更簡單，開發(fā)速度大大加快。