基于DSP TMS320F2812的智能接口板設(shè)計(jì)
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表1 地址分配表
雙端口RAM芯片有兩套完全獨(dú)立的數(shù)據(jù)線、地址線和讀寫(xiě)控制線，因而可使兩個(gè)處理器分時(shí)獨(dú)立訪問(wèn)其內(nèi)部RAM資源。由于兩個(gè)CPU同時(shí)訪問(wèn)時(shí)的仲裁邏輯電路全部集成在雙端口RAM內(nèi)部，因而需要實(shí)際設(shè)計(jì)的電路比較簡(jiǎn)單。雙端口RAM內(nèi)一般都有一個(gè)總線搶占優(yōu)先級(jí)比較器，只要雙CPU不同時(shí)訪問(wèn)同一存儲(chǔ)單元，那么較先送出地址的CPU將擁有該單元的本次訪問(wèn)優(yōu)先權(quán)，而另一個(gè)CPU的地址與讀寫(xiě)信號(hào)將被屏蔽掉，同時(shí)通過(guò)“busy”引腳告知該CPU以使之根據(jù)需要對(duì)該單元重新訪問(wèn)或撤銷(xiāo)訪問(wèn)。雙端口RAM的優(yōu)點(diǎn)是通訊速度快、實(shí)時(shí)性強(qiáng)、接口比較簡(jiǎn)單、兩邊CPU都可主動(dòng)進(jìn)行數(shù)據(jù)傳輸；缺點(diǎn)是成本高，需要克服競(jìng)爭(zhēng)現(xiàn)象。
共享存儲(chǔ)器選用雙口內(nèi)存IDT7027,存儲(chǔ)容量為32K×16bit。共享存儲(chǔ)器具有兩組獨(dú)立的地址、控制、I/O引腳，允許從任一組引腳發(fā)出的信號(hào)對(duì)內(nèi)存中的任何位置進(jìn)行讀或?qū)懙漠惒皆L問(wèn)。雙口內(nèi)存IDT7027具有防止雙口競(jìng)爭(zhēng)的功能，該功能可以免去為避免雙口競(jìng)爭(zhēng)增加的硬件邏輯，通過(guò)使用芯片上的信號(hào)量可以獲得芯片的控制權(quán)，只有獲權(quán)的一組引腳上的信號(hào)才能訪問(wèn)內(nèi)存，另外通過(guò)信號(hào)量的使用還可以將雙口內(nèi)存劃分為大小不同的區(qū)。
在此模塊設(shè)計(jì)中，雙口存儲(chǔ)器一邊由DSP處理器控制，另一邊由PCI總線進(jìn)行控制，而芯片本身自帶的BUSY通過(guò)邏輯設(shè)計(jì)接READY來(lái)實(shí)現(xiàn)雙口存儲(chǔ)器產(chǎn)生競(jìng)爭(zhēng)時(shí)的應(yīng)答。
雙口存儲(chǔ)器讀操作訪問(wèn)
雙口存儲(chǔ)器的讀操作時(shí)序如圖3所示，/CE為讀寫(xiě)數(shù)據(jù)操作的片選信號(hào)，低電平有效；/OE為輸出控制信號(hào)，由系統(tǒng)讀信號(hào)控制，低電平有效；/UB、/LB是高/低字節(jié)有效控制信號(hào)，低電平有效，設(shè)計(jì)中將這兩信號(hào)下拉；R/*W信號(hào)在讀操作中保持高電平。
雙口存儲(chǔ)器寫(xiě)操作訪問(wèn)
雙口存儲(chǔ)器的寫(xiě)操作時(shí)序如圖4
所示，/CE為寫(xiě)數(shù)據(jù)操作的片選信號(hào)，低電平有效；/UB、/LB是高/低字節(jié)有效控制信號(hào)，低電平有效，設(shè)計(jì)中將這兩信號(hào)下拉；R/*W為輸入控制信號(hào)，由系統(tǒng)寫(xiě)信號(hào)控制，低電平有效。
雙口存儲(chǔ)器BUSY信號(hào)使用及時(shí)序
A/B通道對(duì)雙口存儲(chǔ)器的某一個(gè)單元同時(shí)進(jìn)行訪問(wèn)時(shí)會(huì)出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)，要避免這種情況的出現(xiàn)必須對(duì)訪問(wèn)信號(hào)判斷優(yōu)先級(jí)，IDT7025雙口存儲(chǔ)器通過(guò)自身硬件的BUSY信號(hào)引腳告知該CPU以使之根據(jù)需要對(duì)該單元重新訪問(wèn)或撤消訪問(wèn)，其操作時(shí)序如圖5所示，BUSY信號(hào)低電平有效，R/W為讀寫(xiě)信號(hào)。
圖3 讀操作及時(shí)序
圖4 寫(xiě)操作及時(shí)序
圖5 讀寫(xiě)操作時(shí)序
時(shí)鐘和復(fù)位電路
時(shí)鐘電路
F2812處理器上有基于PLL的時(shí)鐘模塊，為器件及各種外設(shè)提供時(shí)鐘信號(hào)。鎖相環(huán)有4位倍頻設(shè)置位，可以為處理器提供各種頻率的時(shí)鐘。時(shí)鐘模塊提供兩種操作模式，如圖6所示。
內(nèi)部振蕩器：如果使用內(nèi)部振蕩器，則必須在X1/XCLKIN和X2引腳之間連接一個(gè)石英晶體；
外部時(shí)鐘：如果使用外部時(shí)鐘，可以把時(shí)鐘信號(hào)直接接到X1/XCLKIN引腳上，X2懸空。
外部XPLLDIS引腳用來(lái)選擇系統(tǒng)時(shí)鐘源。當(dāng)XPLLDIS為低電平時(shí)，系統(tǒng)直接采用外部時(shí)鐘作為系統(tǒng)時(shí)鐘；當(dāng)XPLLDIS為高電平時(shí)，外部時(shí)鐘經(jīng)過(guò)PLL倍頻后，為系統(tǒng)提供時(shí)鐘。系統(tǒng)通過(guò)鎖相環(huán)控制寄存器來(lái)選擇鎖相環(huán)的工作模式和倍頻系數(shù)，如表2所示。
表2 鎖相環(huán)控制寄存器位定義
該接口板采用30M石英晶體提供時(shí)鐘，XPLLDIS引腳上拉使能PLL模塊，倍頻選擇最大的XCLKIN×5＝150MHz。
評(píng)論