一種多開關(guān)結(jié)構(gòu)的固態(tài)功控系統(tǒng)的設(shè)計開發(fā)

　1 引言

　　隨著電子技術(shù)和計算機(jī)技術(shù)的迅猛發(fā)展,國內(nèi)開展先進(jìn)飛機(jī)配電系統(tǒng)研究的技術(shù)手段已比國外八十年代好得多, 對固態(tài)功控系統(tǒng)研究,就是基于目前飛機(jī)配電系統(tǒng)的發(fā)展應(yīng)運(yùn)而生的,目前市場上的均為單開關(guān)結(jié)構(gòu),最近多開關(guān)的SSPC組已經(jīng)處于研發(fā)之中,SSPC組共享大規(guī)?？刂菩酒?可進(jìn)一步提高功率密度和擴(kuò)展功能?，F(xiàn)在國外對進(jìn)行研究的公司有美國的印和立奇等,國內(nèi)對的研究處于工程樣機(jī)階段。

　　2 系統(tǒng)總體結(jié)構(gòu)框圖

　　如圖1所示,每路SSPC取樣電阻上的電壓經(jīng)過調(diào)理電路和低通濾波器以后,送到4通道A/D轉(zhuǎn)換器的一個模擬輸入端,A/D轉(zhuǎn)換器的數(shù)據(jù)輸出端、狀態(tài)信號和控制信號分別接到CPLD的I/O引腳,便于程序控制A/D轉(zhuǎn)換器的動作。CPLD另外的I/O口可以配置為MOSFET的開關(guān)命令輸出口線、SSPC的狀態(tài)輸出口線和與上位機(jī)相連的控制命令輸入口線;CPLD自身提供的JTAG BST電路,可以方便的測試系統(tǒng)內(nèi)部器件之間的連接和檢驗器件的操作。

圖1 系統(tǒng)結(jié)構(gòu)框圖

　　3 硬件設(shè)計

　　3.1 邏輯控制器件

　　根據(jù)設(shè)計要求,需要集成多個SSPC在一塊電路板上,如果完全用分離元件來實現(xiàn),數(shù)字電路的體積相當(dāng)龐大,因此我們采用復(fù)雜可編程邏輯器件-CPLD。ALTERA公司的可編程邏輯器件在工業(yè)界是最快和最大的,該公司的PLD器件不僅具有PLD的一般優(yōu)點,而且還有如下一些優(yōu)勢:高性能、高集成度、價格合理、開發(fā)周期較短和利于編程。

　　根據(jù)軟件所需要的資源,邏輯主控芯片采用ALTERA公司的MAX3000A系列芯片中的EPM3256ATC144-10,相對于MAX7000系列,MAX3000A系列的I/O電壓為+3.3V,而MAX7000系列的I/O電壓為+5V,一般來說,對于控制信號的輸出,+5V電壓可靠性高些,但是低電壓、低功耗是以后的發(fā)展趨勢,并且也利于以后的換代產(chǎn)品的設(shè)計,而對于可靠性的考慮可以通過加強(qiáng)外圍電路的設(shè)計來達(dá)到系統(tǒng)設(shè)計的要求。

　　3.2 電力MOSFET的驅(qū)動電路

　　控制命令經(jīng)過光耦隔離輸出后,接到比較器LM311的正相輸入端,比較器的反相輸入端輸入的是參考電平Vref,取 Vref=3V。當(dāng)DRV_SSPC1=1時,光耦輸出高電平,比較器正相輸入端電壓大于反相輸入端電壓,比較器輸出DRC_OUT為高電平:當(dāng) DRV_SSPC1=0時,光耦輸出低電平,比較器正相輸入端電壓小于反相輸入端電壓,比較器輸出DRC_OUT為低電平;比較器的輸出端接低值電阻 R30,目的是與電力MOSFET的G極和D極間寄生電容構(gòu)成一定時間的阻容延時,保證MOS管的導(dǎo)通時間不至于太快或太慢,減小寄生振蕩,該電阻值應(yīng)隨被驅(qū)動器件額定電流值的增大而減小。

圖2 驅(qū)動電路

3.3 信號采集電路

　　1、模擬量采集電路。信號采樣!調(diào)理的方塊圖如圖3所示。模擬信號經(jīng)過隔離電路,得到取樣電壓,經(jīng)過一定比例的放大,通過跟隨器進(jìn)行阻抗匹配,最后經(jīng)過濾波處理,濾去信號中的交流分量,得到的信號就可以送到A/D轉(zhuǎn)換器的模擬輸入端。

圖3 模擬信號調(diào)理采集電路