嵌入式設(shè)計的圖形化編程縮短開發(fā)時間

概覽

隨著嵌入式系統(tǒng)日益普及，機器制造商、測試工程師、控制工程師等許多領(lǐng)域的專家都需要嵌入式技術(shù)來開發(fā)系統(tǒng)，而他們目前又都不具備開發(fā)嵌入式系統(tǒng)的技能。隨著系統(tǒng)日趨復(fù)雜，隨著需要該技術(shù)的非嵌入式專家日益增多，人們迫切需要一種新的
圖 1. LabVIEW的并行定時循環(huán)直觀地顯示出并行任務(wù)

文本代碼令各領(lǐng)域的眾多專家們難以實現(xiàn)該水平的定時與并行；而圖形化表示對于科學(xué)家和工程師而言，卻顯得更為清晰、更易訪問。如果LabVIEW范例被擴展至包括FPGA和微處理器的芯片，您會發(fā)現(xiàn)：LabVIEW還能以同樣的一致性和可升級性，輕松管理硅芯片的并行架構(gòu)。

嵌入式系統(tǒng)設(shè)計的另一項關(guān)鍵需求是：軟件平臺應(yīng)當(dāng)用于實時嵌入式設(shè)計常用的各類算法設(shè)計瀏覽。Edward Lee博士身為伯克利(Berkeley)地區(qū)加利福尼亞大學(xué)(University of California)在嵌入式軟件平臺方面的研究領(lǐng)袖，將設(shè)計瀏覽統(tǒng)統(tǒng)視作運算模型 [3]。這些運算模型與系統(tǒng)設(shè)計師瀏覽系統(tǒng)的方式匹配，最大程度降低了將系統(tǒng)要求轉(zhuǎn)換為軟件設(shè)計的復(fù)雜性。

在過去的幾年里，LabVIEW已經(jīng)擴展性地納入了多種運算模型，從而更好滿足了嵌入式系統(tǒng)設(shè)計師及其各種技術(shù)裝置的需求。 LabVIEW現(xiàn)已包括基于文本的數(shù)學(xué)、連續(xù)時間仿真、狀態(tài)圖和圖形化數(shù)據(jù)流模式，用以代表各類算法。 LabVIEW還納入交互式工具，從而推進數(shù)字濾波器、控制模型、數(shù)字信號處理算法的設(shè)計體驗，令此類垂直應(yīng)用的設(shè)計更為簡易?，F(xiàn)在，我們將拭目以待，見證您如何在靈活的COTS硬件平臺上實施這些算法，并極大地降低第一次建模的時間。

商用現(xiàn)成建模平臺

如前所述，由于許多設(shè)計延遲或是根本無法面市，甚至更糟；由于設(shè)計會在推出之后宣告失敗，我們必須采取行動，確保以更短的時間獲得更優(yōu)質(zhì)的產(chǎn)品。一舉兩得的途徑之一便是：通過更快地在設(shè)計中集成實際信號和實際硬件，更好地建模系統(tǒng)，從而實現(xiàn)優(yōu)質(zhì)設(shè)計的迭代并能更早發(fā)現(xiàn)（并解決）問題。

如 圖 2的設(shè)計過程所示，LabVIEW FPGA模塊能夠?qū)abVIEW設(shè)計下載到NI的FPGA硬件上；LabVIEW已能夠通過該模塊，將算法設(shè)計與邏輯設(shè)計相互結(jié)合。現(xiàn)在我們可以集中精力，探尋縮短硬件路徑的效率與手段。

圖 2. 反映軟件和硬件獨立設(shè)計過程的典型性嵌入式系統(tǒng)軟硬件設(shè)計過程

目前，若您在為最終的部署創(chuàng)建自定義硬件，則很難并行開發(fā)軟件和硬件。因為只有進入系統(tǒng)集成階段，軟件方能在實際的硬件上接受測試。此外，您并不希望進行純理論型的軟件開發(fā)；在系統(tǒng)集成測試階段納入I/O并通過實際信號測試設(shè)計，可能造成：發(fā)現(xiàn)問題時為時已晚，因而無法按時完成設(shè)計。

許多設(shè)計者目前采用測試板卡一類的方式，建模系統(tǒng)。然而，此類板卡往往只包括少數(shù)的模擬和數(shù)字I/O通道，很少包括視覺、運動或同步I/O的能力。此外，設(shè)計師往往只是為證明概念，便不得不將時間浪費在開發(fā)傳感器或特定I/O的自定義板卡上。

如 圖 3 所示，通過靈活的COTS建模平臺，您卻能真正簡化該過程，并省去許多配合硬件驗證和板卡設(shè)計的工作。當(dāng)今，任何人都能步入電子商店，插接內(nèi)存、主板、外設(shè)等組件，創(chuàng)建PC；圖形化系統(tǒng)設(shè)計與PC非常類似，力爭實現(xiàn)同樣標準的建模平臺。

Figure 3. Stream-lined development flow with Graphical System Design