基于OuartusⅡ和GW48EDA開(kāi)發(fā)工具的電子搶答器設(shè)計(jì)

　　2.4 計(jì)分模塊的設(shè)計(jì)

　　計(jì)分模塊的主要功能是對(duì)搶答成功并答對(duì)的組別進(jìn)行加分操作或?qū)尨鸪晒Φ疱e(cuò)的組別進(jìn)行減分操作，同時(shí)通過(guò)譯碼顯示電路顯示出來(lái)。根據(jù)以上的功能設(shè)計(jì)要求，該模塊需要將加、減分操作add、sub和系統(tǒng)時(shí)鐘clk_lhz作為輸入信號(hào)，而各組別的分?jǐn)?shù)顯示作為輸出信號(hào)aa0[3..0]、 bb0[3..0]、cc0[3..o]、dd0[3..0];為了確定給哪個(gè)組別加或減分，需要有一個(gè)搶答成功組別的輸入信號(hào)，可將其設(shè)為chose。為了使系統(tǒng)能進(jìn)入下一輪的搶答，應(yīng)設(shè)置系統(tǒng)復(fù)位輸入信號(hào)rst。其計(jì)分模塊的仿真模型如圖4所示。

　　通過(guò)圖4可以看出，當(dāng)rst=l時(shí)，系統(tǒng)進(jìn)入初始狀態(tài)，a、b、c、d組的初始分值都為5，當(dāng)add=1，系統(tǒng)時(shí)鐘信號(hào)clk_lhz的一個(gè)上升沿到來(lái)時(shí)，就給chose當(dāng)前鑒別的組別“0001”組加1分，當(dāng)sub=1，系統(tǒng)時(shí)鐘信號(hào)clk_lhz來(lái)一個(gè)上升沿時(shí)，就給chose當(dāng)前鑒別的組別 “0010”組減1分。

　　3 電子搶答器的硬件驗(yàn)證

　　本設(shè)計(jì)選用杭州康芯電子有限公司生產(chǎn)的GW48EDA系統(tǒng)作為硬件驗(yàn)證系統(tǒng)，同時(shí)選用Altera公司的EPlK30TCl44-3作為主控芯片。該主控芯片是一種基于查找表結(jié)構(gòu)的現(xiàn)場(chǎng)可編程邏輯器件，它的基本邏輯單元是可編程的查找表，能夠?qū)崿F(xiàn)組合邏輯運(yùn)算，并能用可編程寄存器實(shí)現(xiàn)時(shí)序邏輯運(yùn)算。設(shè)計(jì)時(shí)，只需要對(duì)電子搶答器整體設(shè)計(jì)中的輸入輸出引腳作引腳鎖定，然后重新編譯、下載，就可以進(jìn)行電子搶答器的硬件驗(yàn)證了。實(shí)驗(yàn)表明：本設(shè)計(jì)能夠?qū)崿F(xiàn)電子搶答器的全部功能。

　　4 結(jié)束語(yǔ)

　　本文以現(xiàn)場(chǎng)可編程邏輯器件(FPGA)為設(shè)計(jì)載體，以硬件描述語(yǔ)言(VHDL)為主要表達(dá)方式，以QuartusⅡ開(kāi)發(fā)軟件和GW48EDA開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具設(shè)計(jì)了一種具有第一搶答信號(hào)鑒別和鎖存、計(jì)時(shí)和計(jì)分，并可對(duì)提前搶答和超時(shí)搶答進(jìn)行蜂鳴警示等功能的電子搶答器。闡述了電子搶答器的工作原理和軟硬件實(shí)現(xiàn)方法。并對(duì)電子搶答器的各部分模塊進(jìn)行了時(shí)序仿真和硬件驗(yàn)證，結(jié)果表明，該電路能夠?qū)崿F(xiàn)其所要求的功能。另外，由于FPGA芯片體積小，功耗低，價(jià)格便宜，安全可靠，稍加修改就可以改變搶答器的搶答組別數(shù)，而且搶答時(shí)間設(shè)定和成績(jī)組成方式以及維護(hù)和升級(jí)都比較方便，同時(shí)也很容易做成ASIC芯片，因而具有較好的應(yīng)用前景。