FPGA/EPLD的自上而下設(shè)計(jì)方法

　　1. 圖形化輸入工具-Renoir

　　----設(shè)計(jì)工程師采用Top-Down方法進(jìn)行FPGA/EPLD設(shè)計(jì)所面臨到的第一個(gè)問題就是HDL語(yǔ)言的學(xué)習(xí)。語(yǔ)言的學(xué)習(xí)過程和應(yīng)用能力直接影響設(shè)計(jì)產(chǎn)品的完成及其性能。但是設(shè)計(jì)師進(jìn)行產(chǎn)品設(shè)計(jì)的最初并不是考慮如何去寫語(yǔ)言，而是習(xí)慣于畫出設(shè)計(jì)的框圖，并采用圖形化方法(流程圖、狀態(tài)圖、真值表等)把它描述出來(lái)。Renoir這一圖形化輸入工具，不僅可以幫助設(shè)計(jì)師完成產(chǎn)品的功能描述，更可以自動(dòng)生成HDL語(yǔ)言，為邏輯綜合提供必要的輸入數(shù)據(jù)。

　　---- 采用圖形化輸入方法主要優(yōu)點(diǎn)體現(xiàn)在：

　　提供框圖、流程圖、狀態(tài)圖、真值表等圖形輸入方法，使設(shè)計(jì)工程師從純文本的設(shè)計(jì)方法理解脫出來(lái)，設(shè)計(jì)手段更貼近于設(shè)計(jì)師的思維過程：

　　便于工程師之間進(jìn)行設(shè)計(jì)的相互交流以及對(duì)前人/他人設(shè)計(jì)結(jié)果的理解與再利用; 便于初學(xué)者學(xué)習(xí)HDL語(yǔ)言;

　　便于設(shè)計(jì)成果的存檔，以便設(shè)計(jì)交流與再利用。

　　---- Renoir作為新一代的圖形化輸入工具更具有以下諸多優(yōu)點(diǎn)：

　　自動(dòng)生成高效的HDL語(yǔ)言描述，生成結(jié)果可進(jìn)行功能驗(yàn)證及邏輯綜合;

　　完全支持VHDL和Verilog兩種國(guó)際標(biāo)準(zhǔn)，并完全支持VHDL/Verilog的混合描述;

　　支持UNIX和Win95/NT兩種平臺(tái)，具有相同界面和數(shù)據(jù)庫(kù)。Win95/NT平臺(tái)采用標(biāo)準(zhǔn)的Windows界面，易學(xué)易用;

　　支持框圖/流程圖的動(dòng)畫(Animation)仿真、調(diào)試過程便于設(shè)計(jì)的調(diào)試;

　　即插即用(plug and play)，與多種仿真器、綜合器及軟硬件協(xié)同驗(yàn)證工具有完善的接口，組成各種設(shè)計(jì)流程;

　　在線查錯(cuò)功能(On line checking)，進(jìn)行語(yǔ)法和可綜合性檢查; 語(yǔ)言到圖形的轉(zhuǎn)換，可以把VHDL、Verilog或混合HDL語(yǔ)言描述換成框圖、流程圖或狀態(tài)圖，并保持原設(shè)計(jì)的層次結(jié)構(gòu);

　　支持OLE(Object Liking and Embedding)標(biāo)準(zhǔn)，可把Renoir中的任何圖形設(shè)計(jì)形式連接或嵌入到任一支持OLE的應(yīng)用程序中，如Word、Powerpoint等，以便用戶建立設(shè)計(jì)文檔;

　　支持在圖形輸入中加入注釋、屬性(pragma， attribute)、并可自動(dòng)加到所產(chǎn)生的HDL源碼中;

　　支持IP調(diào)用，并可自動(dòng)生成相應(yīng)符號(hào)，以使IP嵌入到所設(shè)計(jì)的系統(tǒng)中;

　　完善的設(shè)計(jì)管理，支持設(shè)計(jì)項(xiàng)目管理、設(shè)計(jì)層次管理、設(shè)計(jì)小組管理及設(shè)計(jì)數(shù)據(jù)版本管理等;

　　通過需求與設(shè)計(jì)可跟蹤(Requirement Tracebility)管理，不僅保證設(shè)計(jì)正確，而且保證正確設(shè)計(jì)(Design thing Right and Design Right thing)。

　　2. 邏輯綜合工具-Exemplar

　　---- 邏輯綜合工具是通過映射和優(yōu)化過程，把設(shè)計(jì)功能描述轉(zhuǎn)換成與物理實(shí)現(xiàn)密切相關(guān)的工藝網(wǎng)表。在轉(zhuǎn)換過程中，不僅需要確保每一功能映射正確，還需保證盡量采用較少的硬件開銷，滿足設(shè)計(jì)的時(shí)序要求。因此，邏輯綜合工具是FPGA/EPLD Top-Down設(shè)計(jì)過程的關(guān)鍵。 Exemplar的主要特點(diǎn)：

　　完全支持VHDL/Verilog兩種國(guó)際標(biāo)準(zhǔn);

　　針對(duì)不同結(jié)構(gòu)的FPGA/EPLD器件，采用不同的綜合優(yōu)化算法，以保證結(jié)果的最優(yōu)化;

　　支持不同類型器件的重映射，設(shè)計(jì)師可直接從一種器件的工藝網(wǎng)表映射到另一種器件的工藝網(wǎng)表，無(wú)需重新設(shè)計(jì);

　　支持各廠商器件網(wǎng)表的不同格式輸入與輸出。如：XNF，EDIF等：

　　支持布局、布線后設(shè)計(jì)的反標(biāo)注，產(chǎn)生后仿真所需功能網(wǎng)表(HDL)及延時(shí)網(wǎng)表(SDF);

　　持靜態(tài)時(shí)序分析;

　　支持綜合結(jié)果的圖形輸出，設(shè)計(jì)師可通過圖形輸出跟蹤分析關(guān)鍵路徑(Critical Path);