基于C8051F131設計的RFID閱讀器的信號處理電路設計

　　0 引言

　基于SAW(Surface Acoustic Wave)標簽的RFID系統采用了先進微電子加工技術制造的SAW器件，具有體積小、重量輕、批量成本低、可靠性高、識別距離遠、多功能等優(yōu)點，與基于IC標簽的RFID系統有很好的互補性，尤其在基于IC標簽的RFID系統應用于帶有金屬物體、高溫、強電磁干擾等惡劣環(huán)境無能為力時，基于SAW標簽的RFID系統就顯示了它的優(yōu)越性，同時SAW標簽也適甩干壓力、加速度、溫度等參數的測量，此技術在歐美已得到一定的應用。在我國，此方面的研究近幾年才開始展開，技術還不夠成熟。

本文將介紹一種SAW RFID閱讀器的信號處理電路設計及其軟件設計。

　　1 閱讀器的系統分析

　　閱讀器采用模塊化設計，最基本單元的為射頻電路與信號處理電路。如圖1所示，射頻系統包括發(fā)射電路與接收電路，信號處理電路包括信號處理單元與外圍電路。根據功能需求， 增加相應的電路，包括有通信電路、顯示電路、存儲電路、時鐘電路等外圍電路。

　　根據項目指標要求，設計的SAW標簽可接收40ns的脈沖詢問信號，由SAW標簽發(fā)射極的間距確定每個脈沖回波延遲時間約為115ns。

　　閱讀器工作開始后信號處理電路產生一段脈寬為40ns脈沖控制信號，送給發(fā)射電路，經過發(fā)射電路一系列調制處理，轉換成脈寬是40ns，載頻是915MHz的射頻詢問信號，通過天線發(fā)射出去。遇到SAW標簽后，標簽反射回帶有標簽信息的射頻回波信號，閱讀器接收時經過接收電路一系列處理,解調出代表標簽信息的回波包絡信號，回波包絡信號是具有24位，脈寬40ns的脈沖回波，每個回波的延遲時間約為115ns。之后送給信號處理電路進行進一步的識別和處理，完成識別標簽的信息。

　　2 信號處理電路設計

　　信號處理電路主要負責閱讀器的系統控制與信號處理任務。包括：發(fā)射時，控制射頻開關截取40ns脈沖信號;接收時，數字采集經過射頻接收電路解調的回波信號，將回波信號轉化為標簽編碼數據進一步處理。其中回波信號的每個脈沖的脈寬為40ns，每個脈沖信號延遲時間為115ns，帶寬則為

接收處理過程就是高速數據采集過程。分析指標要求，信號處理電路設計的關鍵點如下：

　　(1)產生高速控制信號控制發(fā)射端的射頻開關在40ns開與斷。

　　(2)模擬信號到數字信號的轉換速度。

　　(3)經過高速模數轉換后，采樣速率很快，信號處理器接收數據的速度必須匹配ADC(Analog To DigitalConverter)的轉換速度。

　　對于關鍵點(1)，選擇高速處理器，通過軟件編程實現40ns響應時間的高速控制信號。

　　對于關鍵點(2)，模擬信號的最高頻率達到

　　根據奈奎斯特采樣定律，采樣頻率要在64MHz以上，本系統采用采樣頻率為80MHz的高速ADC。

　　對于關鍵點(3)，ADC采樣速率很高，達到80MHz，處理器無法直接接收處理如此龐大的采樣數據。所以需要數據緩沖，這里選用FIFO(First Input First Output)實現數據緩存功能。

　　2.1 系統結構與器件選擇

　　為了使系統結構簡單，我們選用一種高性能的MCU(Micro Controller Unit)作為系統的信號處理核心。如圖2所示，信號處理電路由MCU、ADC、FIFO、以及其他外圍電路組成。

　　ADC的選擇：接收脈沖的寬度為40ns，帶寬為25MHz，根據采樣定理，這里選用ADI公司的AD9057，8bit 80MHz，輸入輸出延遲時間tPD=9.5ns。

　　FIFO的選擇：FIFO接收存儲來自ADC高速輸出的數字信號，還要將數據輸出給MCU，這對FIFO的存取速度由很高的要求，這里選用IDT公司的SUPERSYNC II系列FIFOIDT72V223，最高166MHz操作時鐘，容量1024x9 bit，具有可編程性，選用異步模式。

　　MCU的選擇：通過軟件編程實現40ns的脈沖控制信號，接收時實現高速的數據采集，RFID系統要求高速工作速度，這里選用性能優(yōu)秀C8051F131。C8051F是完全集成的混合信號系統級芯片，它的CIP-51內核采用流水線結構，在同頻率下是標準8051指令執(zhí)行速度的12倍，C8051F131最高支持100MHz的時鐘頻率，處理速度也可達到100MIPS，32個I/0，128K Flash，8448字節(jié)內部RAM，可尋址64KB的片上外部RAM。

　　時鐘的選擇：ADC與FIFO的工作狀態(tài)由MCU控制。鐘振提供ADC采樣時鐘與FIFO寫時鐘，ADC采樣時鐘與FIFO寫時鐘只有同步數據才能不丟失，通過查詢器件的數據資料，ADC轉換速度與FIFO的存取速度可以實現銜接，可共用鐘振。FIFO的讀時鐘與控制由MCU產生。

　　2.2 硬件電路設計

　　根據系統結構與器件的數據資料，部分電路設計如下：

　　(1)AD9057的電路設計：將射頻接收電路輸出端接入AD9057輸入端：AD9057的8位數字信號輸出端與IDT72V223的低8位輸入端連接;使用C8051F13l控制AD9057的PWRDN端，控制AD9057的工作狀態(tài)。

　　(2)IDT72V223的電路設計：在IDT72V223主復位過程中，對相應引腳置位可確定其工作模式。選用異步、標準IDT工作模式;數據輸入由WCLK和WEN控制，輸入時鐘與輸出時鐘完全獨立;只要REN和WEN使能，就可以讀寫數據;OE為低，表示允許輸出端輸出;此外，IDT72V223也提供了豐富的狀態(tài)信號，將IDT72V223低8位輸出端連接C8051F131的I/O口。

　　(3)通信電路、顯示電路、時鐘電路、電源電路等其它電路的設計，按照器件數據資料的要求完成電路連接。