基于Compact PCI體系的高性能監(jiān)測(cè)測(cè)向處理平臺(tái)研究
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1 系統(tǒng)結(jié)構(gòu)
本文所述的平臺(tái)結(jié)構(gòu)具有靈活性和開放性的特點(diǎn)，其主要工作原理為：大規(guī)模FPGA用于接收多通道高速采樣數(shù)據(jù)流，完成必要的預(yù)處理；主控FPGA依據(jù)每路信號(hào)的處理要求仲裁各路FPGA/DSP的片選信號(hào)，同步啟動(dòng)進(jìn)行實(shí)時(shí)處理；多片實(shí)時(shí)處理DSP和主控FPGA緊耦合構(gòu)成并行處理系統(tǒng)的核心；最后通過局部總線接口送入中央處理CPU作進(jìn)一步分析處理，完成信息的綜合存儲(chǔ)管理等[3]。系統(tǒng)結(jié)構(gòu)框圖如圖1所示。
2 具體方案
2.1 高速數(shù)據(jù)采集
高速數(shù)據(jù)采集是高性能監(jiān)測(cè)測(cè)向處理平臺(tái)研究[4]的首要問題。其設(shè)計(jì)與實(shí)現(xiàn)，一方面由需求引導(dǎo)，另一方面也要求對(duì)系統(tǒng)各個(gè)環(huán)節(jié)有整體的把握。合理設(shè)計(jì)模擬信號(hào)調(diào)理電路、高穩(wěn)時(shí)鐘產(chǎn)生電路、高速數(shù)據(jù)流傳輸路徑、合理的時(shí)序及控制邏輯，并充分考慮信號(hào)完整性和電磁兼容等問題，是設(shè)計(jì)一個(gè)高性能數(shù)據(jù)采集模塊的基本保障。
對(duì)于本文所關(guān)注的高速數(shù)據(jù)采集而言，若直接采用滿足采樣率設(shè)計(jì)要求的單片ADC芯片實(shí)現(xiàn)，會(huì)帶來動(dòng)態(tài)范圍不夠、缺乏靈活性和成本較高、風(fēng)險(xiǎn)較大等問題。而如果選擇采用多片采樣率較低的芯片用交替采樣的方法來實(shí)現(xiàn)高速采樣的方案，則電路較復(fù)雜，而且多片ADC之間延時(shí)的不一致和增益的不匹配會(huì)使采樣后的信號(hào)難以無失真的復(fù)合。鑒于此，本文所述的高速數(shù)據(jù)采集設(shè)計(jì)思路是：模塊化設(shè)計(jì)具有適當(dāng)采樣率的A/D板，基于頻帶分割和精確同步觸發(fā)的寬帶、大動(dòng)態(tài)數(shù)據(jù)采集方案。本技術(shù)架構(gòu)在硬件設(shè)計(jì)上具有模塊化、可擴(kuò)展的特色，在性能上具有等效采樣率高及采樣帶寬不受ADC及調(diào)理電路限制的優(yōu)點(diǎn)。采集模塊工作原理如圖2所示。
高速ADC是大功耗器件，通常更高的采樣率將消耗更多的功耗。在使用多ADC多通道的系統(tǒng)中，耗散問題則更為嚴(yán)重。Linear推出低功耗14 bit、125MS/s ADC LTC2261，該器件功耗127 mW，用1.8 V低壓模擬電源工作，提供73.4 dB的信噪比和85 dB的無寄生動(dòng)態(tài)范圍。0.17 ps RMS的超低孔徑抖動(dòng)允許其以卓越噪聲性能進(jìn)行中頻欠采樣。創(chuàng)新性數(shù)字輸出可以設(shè)置為全速率CMOS、雙數(shù)據(jù)速率CMOS或雙數(shù)據(jù)速率LVDS。雙數(shù)據(jù)速率數(shù)字輸出允許數(shù)據(jù)在時(shí)鐘的上升沿和下降沿發(fā)送，從而將所需數(shù)據(jù)線數(shù)量減少了一半。另外，對(duì)高速信號(hào)進(jìn)行高分辨率的數(shù)字化處理需審慎設(shè)計(jì)時(shí)鐘電路，就LTC2261和LTC其他高速14 bit系列ADC所表現(xiàn)出的性能看，在高速采樣時(shí)，0.5 ps的抖動(dòng)就可對(duì)SNR產(chǎn)生明顯影響。由公式(1)可以看出，采樣速率越高、轉(zhuǎn)換位數(shù)越多，對(duì)A/D采樣時(shí)鐘的抖動(dòng)指標(biāo)要求就越高。
評(píng)論