FPGA設(shè)計的高速FIFO電路技術(shù)

本文主要介紹高速FIFO電路在數(shù)據(jù)采集系統(tǒng)中的應(yīng)用，相關(guān)電路主要有高速A/D轉(zhuǎn)換器、FPGA、SDRAM存儲器等。圖1為本方案的結(jié)構(gòu)框圖。在大容量高速采集系統(tǒng)項目的開發(fā)過程中，FPGA作為可編程邏輯器件，設(shè)計靈活、可操作性強(qiáng)，是高速數(shù)字電路設(shè)計的核心器件。由于FPGA內(nèi)嵌存儲器的容量有限，通常不能夠滿足實(shí)際設(shè)計電路的需求，需要外接SRAM、SDRAM、磁盤陣列等大容量存儲設(shè)備。

A/D輸出的數(shù)據(jù)流速度快，經(jīng)過FPGA降速后，位數(shù)寬，速度仍然很高，不能直接存儲到外部存儲器。在設(shè)計時，要經(jīng)過FIFO緩存，然后才能存儲到外部存儲器。本設(shè)計的FIFO容量小、功能強(qiáng)，充分利用了FPGA內(nèi)部FIFO電路的特點(diǎn)，結(jié)合實(shí)際電路，優(yōu)化了整個電路模型的設(shè)計。

　　異步FIFO生成

　　FIFO占用的內(nèi)存資源為FPGA內(nèi)嵌的block RAM，由Xilinx公司提供的ISE開發(fā)平臺自動生成。讀寫時鐘有通用時鐘和獨(dú)立時鐘可選，我們采用獨(dú)立時鐘，rd_clk和wr_clk獨(dú)立，為了保證在高速采集時數(shù)據(jù)不丟失，rd_clk頻率不低于wr_clk。FIFO讀模式采用標(biāo)準(zhǔn)FIFO，每次啟動采集時都要對FIFO進(jìn)行復(fù)位，為異步復(fù)位，初始化內(nèi)部指針和輸出寄存器。在FIFO生成過程中，我們啟用almost_full 和almost_empty選項，以及prog_full 和prog_empty選項，prog_full和prog_empty要進(jìn)行參數(shù)設(shè)置，具體設(shè)置參數(shù)如圖2所示。

　　FIFO接口信號定義

　　根據(jù)FIFO的生成過程，在圖3中給出了讀寫時鐘域的信號定義，所有的在寫時鐘域的輸入信號都必須經(jīng)過寫時鐘同步，所有的在讀時鐘域的輸入信號都要經(jīng)過讀時鐘同步。信號經(jīng)過時鐘同步后，可以確保在讀寫過程中不會出現(xiàn)亞穩(wěn)態(tài)，導(dǎo)致讀寫操作出現(xiàn)錯誤。

下面對讀寫時鐘域定義信號給予說明：

　　rst:復(fù)位信號，高有效，異步復(fù)位，每次啟動采集都要首先對FIFO進(jìn)行復(fù)位;

　　wr_clk：寫時鐘;

　　wr_en：與寫時鐘同步;

　　din：輸入數(shù)據(jù)總線;

　　rd_clk:讀時鐘;

　　dout：輸出數(shù)據(jù)總線;

　　full：FIFO全滿標(biāo)志;