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          高速異步FIFO的設(shè)計與實現(xiàn)

          作者: 時間:2010-04-17 來源:網(wǎng)絡(luò) 收藏

          程序

            3 仿真驗證

            基于以上的分析結(jié)合實際本文構(gòu)造了一個8192x8的,用MODELSIM進(jìn)行仿真。對該編寫測試向量進(jìn)行仿真,如圖2所示。

          仿真波形圖

          圖2仿真波形圖

            圖2中,WClk為寫時鐘,Writeen_in為寫使能,F(xiàn)ull_out為滿信號,Data_in為數(shù)據(jù)入,RClk為讀時鐘,ReadEn_in為讀時能,Empty_out為空信號,Data_out為數(shù)據(jù)出,Clear_in為系統(tǒng)清零信號。上面部分為寫地址產(chǎn)生模塊部分的信號波形,從圖2中可以看出.在寫時鐘的上升沿.在寫時能為高有效期間擻據(jù)開始輸入到RAM里面,而在讀時鐘的上升沿,在讀時能有效時,在本仿真時間的195ns處.開始輸出數(shù)據(jù)。將程序下載到LATTICE公司的FPGA芯片中,經(jīng)過測試驗證,系統(tǒng)的時鐘頻率可達(dá)33MHz。

            4 總結(jié)

            本文主要研究了用FPGA芯片的一種方法。詳細(xì)闡述了空,滿標(biāo)志信號的產(chǎn)生方法。按照以上思想所FIFO已經(jīng)在實際電路中得到了應(yīng)用。實踐證明他可以解決大多數(shù)異步FIFO電路常見的錯誤。同時增加了系統(tǒng)的可靠性和應(yīng)用靈活性。

            本文作者創(chuàng)新點:通過對FPGA芯片內(nèi)部EBRSRAM的深入研究.提出了一種利用格雷碼對地址進(jìn)行編碼的異步FIFO方案。實踐證明.增加了系統(tǒng)可靠性和應(yīng)用靈活性。


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