高速DSP串行外設(shè)接口設(shè)計(jì)

　　4種不同的時(shí)鐘方式能根據(jù)外設(shè)需要，能夠提供相對(duì)應(yīng)的傳輸協(xié)議來(lái)完成數(shù)據(jù)的傳輸工作。它們之間沒(méi)有優(yōu)先級(jí)．SPI線上的主從設(shè)備必須根據(jù)具體情況設(shè)置匹配的傳輸時(shí)序模式．時(shí)序只有匹配擻據(jù)傳輸才能正常進(jìn)行。如果設(shè)置的不匹配．可能導(dǎo)致數(shù)據(jù)接收方和發(fā)送方在同一個(gè)時(shí)鐘沿作用．導(dǎo)致數(shù)據(jù)輸出失敗。

　　圖2是CPHA=0時(shí)的數(shù)據(jù)傳輸時(shí)序．它同時(shí)包含了CPOL=0和CPOL=1的情況，當(dāng)CPOL=O時(shí)，要傳輸?shù)臄?shù)據(jù)在時(shí)鐘信號(hào)沒(méi)有延時(shí)且上升沿出發(fā)送，在時(shí)鐘信號(hào)下降沿處接收數(shù)據(jù)。當(dāng)CPOL=1時(shí)，同樣在沒(méi)有延時(shí)的情況下傳輸，不同的是下降沿發(fā)送數(shù)據(jù)，上升沿接收。圖3是CPHA=1時(shí)數(shù)據(jù)傳輸時(shí)序。與圖2相似，但采樣時(shí)刻延遲了半個(gè)周期。

　　圖2 CPHA=0是SPI總線數(shù)據(jù)傳輸時(shí)序

　　圖3 CPHA=1時(shí)SPI總線數(shù)據(jù)傳輸時(shí)序

　　3 SPI硬件設(shè)計(jì)

　　寄存器在SPI中起著決定性的作用．無(wú)論是在微控制器接口，還是SPI控制接口，寄存器在數(shù)據(jù)傳輸和控制方面都是主要的組成部分。而寄存器最基本最重要的單元是觸發(fā)器．只有改善觸發(fā)器的結(jié)構(gòu)，才能提高整個(gè)SPI接口的性能。

　　有的串行接口設(shè)計(jì)中采用B結(jié)構(gòu)的觸發(fā)器設(shè)計(jì)，這些結(jié)構(gòu)里應(yīng)用的是一種簡(jiǎn)單的MOS管做開(kāi)關(guān)．雖然MOS管做開(kāi)關(guān)有功耗低，占面積小的優(yōu)點(diǎn)。但要提高它的電路工作頻率．開(kāi)關(guān)速度，制作丁藝卻是越來(lái)越困難。而且如果輸入信號(hào)不強(qiáng)．就很可能出現(xiàn)信號(hào)倒流，這就需要一個(gè)較高電壓來(lái)控制開(kāi)關(guān)。這也不利于數(shù)據(jù)傳輸和降低功耗等等。

　　為了解決由MOS管做開(kāi)關(guān)時(shí)引起的種種難題．來(lái)實(shí)現(xiàn)在TMS320LF2407串行接口中的信息傳遞的高速率。本設(shè)計(jì)綜合考慮速度、工作電壓、噪聲容限等因素的影響．采用了一種新穎的觸發(fā)器結(jié)構(gòu)(圖4A部分)，本文接口電路中大都采用了該觸發(fā)器的電路設(shè)計(jì)，工作電壓降低到3.3V，大大降低了整體功耗；在開(kāi)關(guān)方面采用了三態(tài)門，有效的防止了信號(hào)倒流，實(shí)現(xiàn)了信號(hào)傳輸?shù)姆€(wěn)定；添加了一個(gè)反饋信號(hào)，在需要的時(shí)候．能夠把所需反饋信號(hào)再次輸入；同時(shí)加快r開(kāi)關(guān)速率，帶負(fù)載的能力也增強(qiáng)。

　　圖4 A、B兩種觸發(fā)器比較

　　4 RTL級(jí)設(shè)計(jì)

　　隨著數(shù)字系統(tǒng)設(shè)計(jì)的復(fù)雜性不斷增加，在設(shè)計(jì)初期指定有效的設(shè)計(jì)策略對(duì)于整個(gè)設(shè)計(jì)是至關(guān)重要的。行為描述方式是對(duì)系統(tǒng)數(shù)學(xué)模型的描述。它包括RTL、算法級(jí)、系統(tǒng)級(jí)的描述。RTL是指通過(guò)描述寄存器之間數(shù)據(jù)流動(dòng)來(lái)描述數(shù)字電路系統(tǒng)，是一個(gè)數(shù)據(jù)流的概念．寄存器與寄存器之間的數(shù)據(jù)處理由組合邏輯完成。RTL級(jí)是Verilog較高抽象層次，在這個(gè)抽象層次上，模塊可以根據(jù)設(shè)計(jì)的算法來(lái)實(shí)現(xiàn)．而不用考慮具體的實(shí)現(xiàn)細(xì)節(jié)。