基于CPCI總線多DSP系統(tǒng)的高速主機(jī)接口設(shè)計

　 PCI局部端的時鐘是66MHz，而DSP共享總線為100MHz，時鐘的不匹配會給邏輯設(shè)計提出很多時序方面的問題。另外，PCI局部端數(shù)據(jù)總線是32位，而SDRAM數(shù)據(jù)總線是64位，如何匹配數(shù)據(jù)寬度也是一個問題。而且PCI局部端和DSP、SDRAM在控制時序上也有很大差別。

　 圖1中顯示的是共享總線結(jié)構(gòu)，DSP、SDRAM和FPGA都掛在DSP的外部總線上。DSP之間的通訊可以使用DSP總線；各個DSP訪問SDRAM時，也要選擇DSP總線；而且當(dāng)主機(jī)訪問DSP通訊時，也會不可避免地使用DSP總線。因此不難得出這樣的結(jié)論：DSP總線將可能成為系統(tǒng)的瓶頸所在。所以在設(shè)計主機(jī)接口時，必須提高總線的使用效率，減少申請DSP總線的次數(shù)，每次申請使用DSP總線時都要盡可能多地傳輸數(shù)據(jù)。

　在微處理器設(shè)計中，Cache被用來緩存數(shù)據(jù)、解決高速CPU訪問低速存儲器時的瓶頸問題。為了解決上述兩大問題，在FPGA的設(shè)計中也采用了類似Cache的結(jié)構(gòu)來隔離不同總線間的傳輸。在Cache的兩邊有兩個狀態(tài)機(jī)來控制Cache的讀寫和總線數(shù)據(jù)的訪問。使用Cache后，DSP共享總線和PCI局部端總線將被去耦合，這樣可以使兩級總線的數(shù)據(jù)

吞吐量都盡量達(dá)到自己的峰值速度。FPGA內(nèi)部有豐富的存儲資源，大塊的BlockRAM可以方便地搭建成Cache；而且Cache越大，越能提高主機(jī)訪問DSP和SDRAM的效率，減小占用DSP總線的時間，從而可以縮短DSP間通過DSP總線互訪時的等待時間。

　 圖3是DSP/SDRAM接口框圖，都是基于雙狀態(tài)機(jī)加上Cache結(jié)構(gòu)[2]。兩個狀態(tài)機(jī)同時監(jiān)測Cache當(dāng)前空、滿或是數(shù)據(jù)個數(shù)等狀態(tài)，以決定其動作；另外狀態(tài)機(jī)間還有命令通道，局部端狀態(tài)機(jī)用它向DSP/SDRAM端狀態(tài)機(jī)發(fā)出命令。由于這部分跨越了兩個不同頻率的時鐘域，因此必須加上同步電路以防止寄存器不定態(tài)的產(chǎn)生。

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　SDRAM接口與DSP接口不同處是它還有一個標(biāo)準(zhǔn)的SDRAM控制器，負(fù)責(zé)將自定義的SDRAM讀寫命令翻譯成SDRAM控制信號線RAS#、CAS#和WE#的組合。將SDRAM控制器獨(dú)立出來可以使得設(shè)計更加模塊化，避免SDRAM端狀態(tài)機(jī)過于龐大[3]。

　　2.3 DSP/SDRAM接口的實(shí)現(xiàn)

　主機(jī)訪問DSP時，必須遵守DSP的流水線協(xié)議，其中重要的是讀寫時的流水深度：讀操作時流水深度始終為四個周期，寫操作時流水深度始終為一個周期。主機(jī)執(zhí)行來自或去往DSP的突發(fā)操作時，支持超過四字的連續(xù)突發(fā)操作。當(dāng)主機(jī)發(fā)出突發(fā)首地址，只要BRST#信號有效，DSP就在內(nèi)部對地址累加。首次傳送的起始地址和最后一次傳送的結(jié)束地址必須四字對齊。這里只支持DSP端4字突發(fā)。