FPGA的時鐘頻率同步設(shè)計

4 實驗驗證
主時鐘采用50 MHz的有源晶振來實現(xiàn)，并將其作為固定時鐘；從時鐘采用30 MHz有源晶振，通過FPGA的鎖相環(huán)PLL將其頻率倍頻到60 MHz，然后1．2分頻，實現(xiàn)可調(diào)頻率的50 MHz時鐘。

讓主時鐘和從時鐘以一定的時間間隔產(chǎn)生中斷，并通過邏輯分析儀采樣中斷信號分析其偏差。由于系統(tǒng)時鐘的分辨率為20 ns，采用廣州致遠電子有限公司的邏輯分析儀LA1532，其最大采樣頻率為100 MHz，所以偏差測量精度可以達到10 ns。圖4(a)是未進行同步前兩個時鐘的偏差分析，X軸表示主時鐘和從時鐘的計時長度，Y軸表示主時鐘和從時鐘的計時偏差。從圖中可以看出兩個時鐘的偏差大概為5×10-6，即1 s內(nèi)的偏差可以達到5μs。圖4(b)為同步后主時鐘和從時鐘偏差測量結(jié)果，共測量1 000次，其10 ms內(nèi)同步偏差在±20 ns。X軸表示測量時間，Y軸表示主從時鐘同步偏差。圖4(c)為同步后兩個從時鐘偏差測量結(jié)果，共測量1 000次，其10 ms內(nèi)同步偏差在±40 ns。X軸表示測量時間，Y軸表示從時鐘之間同步偏差。

結(jié) 語
基于時鐘頻率調(diào)整的時間同步方法，實現(xiàn)簡單，而且沒有復(fù)雜的軟件同步協(xié)議，占用較小的網(wǎng)絡(luò)帶寬就可以實現(xiàn)高精度的時鐘同步，在硬件上只需要低成本的FPGA支持。