基于DSP與FPGA的光柵地震檢波器的信號(hào)處理
加入技術(shù)交流群
掃碼加入
和技術(shù)大咖面對(duì)面交流
海量資料庫(kù)查詢(xún)
其次是定義結(jié)構(gòu)體，包括定義內(nèi)部緩沖地址信號(hào)，并定義了一個(gè)容量為16字的Mem(存儲(chǔ)器類(lèi)型)型變量。
最后是并發(fā)進(jìn)程的定義，包括寫(xiě)進(jìn)程和讀進(jìn)程的定義，以時(shí)鐘的脈沖信號(hào)作為敏感信號(hào)來(lái)觸發(fā)進(jìn)程的啟動(dòng)，每一個(gè)時(shí)鐘周期完成一次對(duì)RAM的讀寫(xiě)，其中時(shí)鐘頻率由FPGA根據(jù)AD的采樣速度和DSP的處理速度來(lái)設(shè)定，要保證當(dāng)采集信號(hào)寫(xiě)入尾地址的時(shí)刻，至少要保證首地址已經(jīng)被DSP所讀取。圖3為雙口RAM程序流程圖。本文引用地址：http://www.ex-cimer.com/article/152232.htm
2．3 雙口RAM的仿真結(jié)果
圖4為該進(jìn)程的仿真時(shí)序圖，由圖可見(jiàn)第一個(gè)時(shí)鐘的上升沿?cái)?shù)據(jù)輸入端口data_in的值為4，這時(shí)寫(xiě)選通端口write_address選通地址1，然后對(duì)應(yīng)著地址1的存儲(chǔ)器模塊ram_block1的內(nèi)的值在此刻刷新為4，這說(shuō)明寫(xiě)進(jìn)程正確。同時(shí)應(yīng)注意到讀地址選通信號(hào)read_address的值被傳遞到讀地址寄存器read_address_reg中，read_address_reg中的值被刷新為1。當(dāng)?shù)谝粋€(gè)時(shí)鐘的下降沿到來(lái)時(shí)，信號(hào)輸出端口data_out根據(jù)讀地址寄存器read_address_reg中的地址值1選通ram_block1，此時(shí)data_out的值刷新為4，這說(shuō)明讀進(jìn)程也正確。
3 DSP的軟件細(xì)分
采用大數(shù)可逆計(jì)數(shù)與小數(shù)細(xì)分計(jì)數(shù)的軟件細(xì)分技術(shù)。其中大數(shù)計(jì)數(shù)是對(duì)莫爾條紋整周期數(shù)進(jìn)行可逆的加減計(jì)數(shù)，這部分功能有采集模塊中的FPGA來(lái)完成，小數(shù)計(jì)數(shù)是對(duì)莫爾條紋不到一個(gè)周期信號(hào)細(xì)分結(jié)果進(jìn)行計(jì)數(shù)，其功能由DSP來(lái)完成。運(yùn)算的結(jié)果為大數(shù)計(jì)數(shù)結(jié)果乘以光柵柵距與小數(shù)計(jì)數(shù)結(jié)果乘以細(xì)分當(dāng)量之和，其中細(xì)分當(dāng)量為光柵柵距除以細(xì)分倍數(shù)。該模塊的硬件原理圖如圖5所示。
通過(guò)DSP的地址選通線(xiàn)依次選通讀取FPGA中三個(gè)數(shù)據(jù)緩存區(qū)中的數(shù)據(jù)，緩存區(qū)分別存放兩路模擬信號(hào)的數(shù)字量與加減計(jì)數(shù)器的累加計(jì)數(shù)值，然后利用公式R=N*w+K*L求出任意一點(diǎn)諧振子的幅值并輸出。式中N為整周期的累加計(jì)數(shù)值，W為光柵柵距，K為細(xì)分計(jì)數(shù)，L=W／M，M為細(xì)分倍數(shù)。該細(xì)分模塊主要是完成對(duì)細(xì)分計(jì)數(shù)K值、和幅值R值的求取，并完成對(duì)幅值的數(shù)字量轉(zhuǎn)換并輸出。
其中細(xì)分方法也就是對(duì)K值的求取采用了八卦限幅值分割法，根據(jù)上述方法設(shè)計(jì)了細(xì)分倍數(shù)可變的細(xì)分算法，利用DSP C語(yǔ)言的專(zhuān)用庫(kù)函數(shù)實(shí)現(xiàn)了純計(jì)算的算法。細(xì)分算法流程如圖6所示。
評(píng)論