多對(duì)一嵌入式稅務(wù)控制器研究初探
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4.3 使用雙處理器嵌入式稅務(wù)控制器實(shí)現(xiàn)“多對(duì)一”：
該方法不需在軟件設(shè)計(jì)上增加并行計(jì)算，原有的稅控軟件可直接移植到嵌入式稅務(wù)控制器中即可使用。該嵌入式稅務(wù)控制器采用雙處理器，共享內(nèi)存，其它如嵌入式的IO、網(wǎng)卡、稅控芯片及閃存 flash的連接與單處理器相同。此時(shí)控制器的算法依然采用多線程技術(shù)，只是由于現(xiàn)在增加了處理器的數(shù)量，線程的調(diào)度、運(yùn)行效率將大大提高。
5 多對(duì)一嵌入式稅務(wù)控制器的硬件設(shè)計(jì)實(shí)現(xiàn)：
我們采用 FPGA技術(shù)進(jìn)行多對(duì)一嵌入式稅務(wù)控制器設(shè)計(jì)。
FPGA（Field Programmable Gate Array，即現(xiàn)場可編程門陣列），可提供高性能的數(shù)據(jù)和控制處理功能，具有規(guī)模大、可重復(fù)編程、開發(fā)投資小等優(yōu)點(diǎn)，在現(xiàn)代電子產(chǎn)品中應(yīng)用得越來越廣。因此，利用 FPGA技術(shù)實(shí)現(xiàn)多對(duì)一嵌入式稅務(wù)控制器是較好的設(shè)計(jì)方案。
在本文，使用Xilinx 的 VirtexO-4 FX進(jìn)行設(shè)計(jì)，VirtexO-4 FX內(nèi)建 PowerPC雙處理器，能對(duì)數(shù)據(jù)進(jìn)行高速并行處理，效能提升很大。VirtexO-4 FX FPGA包含高性能的可編程架構(gòu)、嵌入式 PowerPC處理器和 3.125Gbps收發(fā)器，從而成為嵌入式稅務(wù)控制器的理想選擇。實(shí)現(xiàn)方案如圖四所示。
本文引用地址：http://www.ex-cimer.com/article/152383.htm
6 結(jié)束語
采用多對(duì)一嵌入式稅務(wù)控制器是降低商家稅控系統(tǒng)采購成本，進(jìn)而順利推進(jìn)商業(yè)稅控自動(dòng)化的非常重要的技術(shù)環(huán)節(jié)。在本文，分析了無線、有線兩種連接嵌入式稅務(wù)控制器的組成形式，提出了用并行架構(gòu)及雙處理器來實(shí)現(xiàn)多對(duì)一嵌入式稅務(wù)控制器的設(shè)計(jì)思想，提出了多對(duì)一嵌入式稅務(wù)控制器硬件實(shí)現(xiàn)的基本方法，即 FPGA方法。用并行架構(gòu)和采用集線嵌入式稅務(wù)控制器及多線程技術(shù)實(shí)現(xiàn)多對(duì)一是本文的創(chuàng)新點(diǎn)，它為更好地提高現(xiàn)有嵌入式稅務(wù)控制器的處理效率、減少商場采購壓力、和在現(xiàn)有條件下實(shí)現(xiàn)更先進(jìn)的稅務(wù)控制等方面提供了更深層次的設(shè)計(jì)思路和解決辦法。
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