一種靈活的包含嵌入式存儲器的FPGA結(jié)構(gòu)

圖 3所示為一個(gè)描述包含嵌入式存儲器的 FPGA布線結(jié)構(gòu)的文件的一部分，其中邏輯模塊由一個(gè) 4輸入的查找表和一個(gè)寄存器構(gòu)成。圖 1和圖 2示出了這種 FPGA的結(jié)構(gòu)。VA產(chǎn)生的文件要滿足圖 3定義的結(jié)構(gòu)，其中需要的布線通道寬度為 5，即 5條連線。這些描述 FPGA結(jié)構(gòu)的圖形都是由我們的 VA產(chǎn)生。圖 1示出了整個(gè) FPGA的結(jié)構(gòu)，這種情況下，整個(gè) FPGA包含 9x9個(gè)邏輯模塊，周圍圍繞 I/O模塊。黃色所示的為兩列存儲器模塊，每個(gè)存儲器模塊跨越 3個(gè)邏輯模塊的高度。圖 2所示僅為 FPGA近距離結(jié)構(gòu)的一部分，這樣我們能清楚的看到布線結(jié)構(gòu)。黑色線表示布線資源，小的藍(lán)紅色矩形分別表示模塊的輸入和輸出引腳，綠色的連線代表連接開關(guān)。
3.2布線資源圖
雖然上述所列的結(jié)構(gòu)參數(shù)使得 FPGA的結(jié)構(gòu)很容易就可以定義，但是對于布線器來說它并不是一個(gè)合適的表達(dá)方法。在 RRG中，連線、邏輯模塊的引腳以及存儲器模塊的引腳都被表示為節(jié)點(diǎn)，開關(guān)被表示為連接兩個(gè)節(jié)點(diǎn)的邊。
如前所述，我們對 VPR的結(jié)構(gòu)產(chǎn)生器作了改進(jìn)以建立包含嵌入式存儲器的 FPGA的 RRG。由于存儲器模塊在 Y方向跨越多個(gè)邏輯模塊，這就使得在 RRG中插入存儲器模塊的引腳變得復(fù)雜，同時(shí)連接從存儲器模塊輸出引腳到連線以及從連線到存儲器輸入引腳的邊也更加復(fù)雜。但幸運(yùn)的是如圖 2所示，存儲器模塊的存在并不破壞布線通道的分布。為了方便建立 RRG，我們增加了虛構(gòu)存儲器模塊的定義，在建立 RRG的過程中，存儲器模塊的位置由它的起始位置來表示。剩余的其它被占領(lǐng)的邏輯塊位置被分配給虛構(gòu)存儲器模塊。當(dāng)在建立 RRG對所有模塊進(jìn)行掃描的時(shí)候，我們對存儲器模塊以及虛構(gòu)存儲器模塊的處理方法和對邏輯塊的處理方法是一樣的。通過這樣的方法，我們簡化了創(chuàng)建異質(zhì) FPGA布線資源圖的過程。
4.結(jié)論
本文中，我們提出了一種包含嵌入式存儲器的 FPGA的靈活結(jié)構(gòu)以及一種建立 RRG的簡化方法。我們對 VPR進(jìn)行了改進(jìn)，擴(kuò)展了其功能，使得它可以處理包含嵌入式存儲器的 FPGA結(jié)構(gòu)，同時(shí)保持了原有的靈活性。而 VPR原有的布局布線算法完全適用于我們的 FPGA結(jié)構(gòu)。我們繼承 VPR的方法來描述包含嵌入式存儲器的 FPGA結(jié)構(gòu)，并且擴(kuò)充了 VPR的自動(dòng)結(jié)構(gòu)描述器功能。
縱觀整個(gè)工作，我們著重處理包含嵌入式存儲器模塊的 FPGA結(jié)構(gòu)，我們假設(shè)存儲器模塊按列排放。我們的這種結(jié)構(gòu)不僅適用于存儲器模塊，同時(shí)也適用于其他的按列排放的功能模塊，例如 Spartan-3系列 FPGA中的乘法器模塊以及 Stratix系列 FPGA中的 DSP模塊。
本文作者創(chuàng)新觀點(diǎn)：本文中，我們提出了一種靈活的包含嵌入式存儲器的 FPGA結(jié)構(gòu)以及一種建立 RRG的簡化方法。我們對 VPR進(jìn)行了改進(jìn)，擴(kuò)展了其功能，使得它可以處理包含嵌入式存儲器的 FPGA結(jié)構(gòu)，同時(shí)保持了原有的靈活性。