基于SOPC的扭振信號(hào)測(cè)量系統(tǒng)實(shí)現(xiàn)研究

系統(tǒng)設(shè)計(jì)采用Altera公司的新一代低成本FP―GA―CycloneⅡ系列的EP2C35實(shí)現(xiàn)SOPC系統(tǒng)設(shè)計(jì)。系統(tǒng)硬件主要包括FPGA上的NiosⅡ處理器系統(tǒng)、FPGA外的接口和外設(shè)兩部分。NiosⅡ處理器系統(tǒng)由基于Avalon Bus的NiosⅡCPU、串行接口、PIO、PIO控制器、存儲(chǔ)器控制器、定時(shí)器以及片上RAM等IP組成。
外設(shè)包括：信號(hào)拾取整形模塊、USB―Blaster-模塊、Flash、SDRAM、LCD模塊、電源模塊、鍵盤等。信號(hào)由光電編碼器拾取后經(jīng)整形模塊進(jìn)入NiosⅡ處理器，Clock(系統(tǒng)時(shí)鐘)模塊提供50 MHz有源時(shí)鐘和用戶自定義的外部時(shí)鐘。上位PC用軟件接收RS232發(fā)送的連續(xù)采樣數(shù)據(jù)，根據(jù)規(guī)定好的協(xié)議，解碼出需求的數(shù)據(jù)進(jìn)行分析。4個(gè)按鍵開(kāi)關(guān)和PS／2，用于控制信號(hào)采樣和數(shù)據(jù)發(fā)送，滿足用戶多種控制要求。系統(tǒng)通過(guò)PIO可實(shí)現(xiàn)對(duì)整形模塊、鍵盤、LCD等外設(shè)的控制。存儲(chǔ)器控制器分別與片外Flash和SDRAM連接，實(shí)現(xiàn)對(duì)存儲(chǔ)器的訪問(wèn)。
2．2 系統(tǒng)硬件定制
2．2．1 FPGA硬件模塊設(shè)計(jì)
硬件電路板測(cè)試完成后，需要設(shè)計(jì)FPGA硬件模塊實(shí)現(xiàn)數(shù)據(jù)采集。模塊各端口列表，如表1所示，信號(hào)采集仿真波形，如圖2所示。輸出信號(hào)中所有光電編碼器時(shí)間是系統(tǒng)時(shí)鐘個(gè)數(shù)的計(jì)數(shù)值。最后通過(guò)軟件模塊計(jì)算得到平均扭角、瞬時(shí)扭角以及誤差。

如圖2所示，當(dāng)in_en高有效時(shí)，在WrestFlap_one上升沿，寄存器gride_cnt加l，同時(shí)gride_time，circl_time開(kāi)始計(jì)算。當(dāng)下一個(gè)WrestFlap_one上升沿時(shí)，寄存器gride_cnt加1，直加到一圈格數(shù)，然后又重新開(kāi)始重復(fù)的計(jì)算。同時(shí)當(dāng)下一個(gè)WrestFlap_one上升沿時(shí)gride_time輸出計(jì)算了上一圈的光電編碼器一格時(shí)間。當(dāng)gride_cnt一圈數(shù)完時(shí)，circl_time輸出上一圈的總時(shí)間。在WrestFlap_one下降沿，gride_en輸出使能采樣信號(hào)，高有效，此信號(hào)做為后端fifo寫使能信號(hào)。(圖中橢圓區(qū)域?yàn)橐蝗怆娋幋a信號(hào)的輸出，仿真中規(guī)定一圈有10格，第1格對(duì)應(yīng)的gride_time是207，第2格對(duì)應(yīng)的gride_time是219…。)
2．2．2 SOPC硬件模塊加載及系統(tǒng)構(gòu)成
在SOPC Builder中進(jìn)行扭振測(cè)量系統(tǒng)配制。添加Ahera自有的豐富IP核，選擇SOPC Builder生成HDL代碼的類型為Verilog，選擇芯片EP2C35，確定系統(tǒng)工作頻率，配制處理器選項(xiàng)，定義處理器地址，配制外圍設(shè)備，安排存儲(chǔ)器地址和范圍，為外圍設(shè)備和接口設(shè)置所需的中斷優(yōu)先級(jí)。同時(shí)為優(yōu)化硬件設(shè)計(jì)，系統(tǒng)設(shè)計(jì)了用戶自定義外設(shè)模塊。SOPC Build所用模塊如下：
(1)NIOS II Processor CPU；
(2)tri_state_bridge(Avalon連接總線)；
(3)lcd_16207_0(LCD顯示)；
(4)sdram，cfi_flash(存儲(chǔ)器)；
(5)button_pio，switch_pio(輸入控制端口)；
(6)Dma(傳輸控制)。
2．2．3 用戶自定義外設(shè)設(shè)計(jì)
系統(tǒng)設(shè)計(jì)自定義模塊是Avalon流模式采集輸入控制器。該控制器設(shè)計(jì)符合Avalon總線規(guī)范，功能是將采集的數(shù)據(jù)完整送入SDRAM以便存儲(chǔ)以及方便數(shù)據(jù)處理。系統(tǒng)CPU速率為50 MHz，而采樣速率不定，因此需要FIFO實(shí)現(xiàn)前后傳輸?shù)倪B貫性。然后經(jīng)過(guò)DMA傳輸通道將數(shù)據(jù)存入SDRAM。Avalon流模式采集輸入控制器硬件結(jié)構(gòu)，控制器模塊分為采集模塊和HFO傳輸模塊兩部分。采集模塊實(shí)現(xiàn)數(shù)據(jù)的采集，其輸入接口有：write_clk(寫時(shí)鐘)、write_en(寫使能)與sample_data(16位數(shù)據(jù)總線)。掛在Avalon總線上的接口有FIFO Q[15：0](數(shù)據(jù)輸出總線)、chipselect(片選信號(hào))、read_req(讀請(qǐng)求信號(hào))、address(Avalon總線地址)read_empty(讀空信號(hào))、read_clk(讀時(shí)鐘)。