架構(gòu)創(chuàng)新持續(xù)提升FPGA的性能與功耗水準(zhǔn)

　　問：UltraScale架構(gòu)如何應(yīng)對(duì)海量數(shù)據(jù)流挑戰(zhàn)?

　　湯立人：時(shí)鐘方面，UltraScale架構(gòu)通過解決時(shí)鐘歪斜、大量總線布局以及系統(tǒng)功耗管理等相基礎(chǔ)問題，實(shí)現(xiàn)高的新一代系統(tǒng)速率，有效應(yīng)對(duì)海量數(shù)據(jù)流挑戰(zhàn)。憑借UltraScale類似于ASIC的多區(qū)域時(shí)鐘功能，設(shè)計(jì)人員可以將系統(tǒng)級(jí)時(shí)鐘放置在最佳位置(幾乎可以是芯片上的任何位置)，使系統(tǒng)級(jí)時(shí)鐘歪斜大幅降低達(dá)50%。

　　● 布線方面，UltraScale互連架構(gòu)與Vivado軟件工具進(jìn)行了協(xié)同優(yōu)化，在可編程邏輯布線方面取得了真正的突破。賽靈思將精力重點(diǎn)放在了解和滿足新一代應(yīng)用對(duì)于海量數(shù)據(jù)流、多Gb智能包處理、多Tb吞吐量以及低時(shí)延方面的要求。通過分析我們得出一個(gè)結(jié)論，那就是在這些數(shù)據(jù)速率下，互連問題已成為影響系統(tǒng)性能的頭號(hào)瓶頸。UltraScale布線架構(gòu)從根本上消除了布線擁塞問題。結(jié)論很簡(jiǎn)單：只要設(shè)計(jì)合適，布局布線就沒有問題。

　　● 功耗方面，每代All Programmable邏輯器件系列都能顯著降低系統(tǒng)級(jí)功耗，UltraScale架構(gòu)正是建立在這一傳統(tǒng)優(yōu)勢(shì)之上。低功耗半導(dǎo)體工藝以及通過芯片與軟件技術(shù)實(shí)現(xiàn)的寬范圍靜態(tài)與動(dòng)態(tài)電源門控，可將系統(tǒng)總功耗降低至賽靈思的7系列FPGA(業(yè)界較低功耗的All Programmable器件)的一半。

　　問：賽靈思的堆疊硅片互連技術(shù)(SSIT)帶給UltraScale 3D IC的附加優(yōu)勢(shì)是什么?

　　湯立人：Virtex^® UltraScale和Kintex^® UltraScale系列產(chǎn)品中的連接功能資源數(shù)量以及第二代FPGA與3D IC架構(gòu)中的芯片間帶寬都實(shí)現(xiàn)了階梯式增長(zhǎng)。布線與帶寬以及最新3D IC寬存儲(chǔ)器優(yōu)化接口容量的大幅增加，能確保新一代應(yīng)用以極高的器件利用率實(shí)現(xiàn)目標(biāo)性能。

　　UltraScale時(shí)間表

　　問：何時(shí)推出基于UltraScale架構(gòu)的FPGA?

　　湯立人：支持UltraScale架構(gòu)FPGA的Vivado設(shè)計(jì)套件早期評(píng)估beta版已于2013年1季度向客戶發(fā)布。首批UltraScale器件將于2013年4季度推出。

　　問：16nm產(chǎn)品何時(shí)推出?

　　湯立人：隨著臺(tái)積電加快開發(fā)進(jìn)度，計(jì)劃將于2013年晚些時(shí)候提供16nm FinFET測(cè)試芯片，并在2014年推出首批產(chǎn)品。

　　問：為什么賽靈思使用“UltraScale”，而不是沿用8系列命名規(guī)則?

　　湯立人：UltraScale架構(gòu)代表了PLD行業(yè)的轉(zhuǎn)折點(diǎn)。采用新工藝節(jié)點(diǎn)制造的產(chǎn)品將延伸賽靈思的整體產(chǎn)品系列。對(duì)于PLD市場(chǎng)，系列編號(hào)的增加過去常常代表要向下一個(gè)技術(shù)節(jié)點(diǎn)遷移。UltraScale架構(gòu)跨越多個(gè)技術(shù)節(jié)點(diǎn)?；赨ltraScale架構(gòu)的器件與7系列器件將會(huì)并存。

　　問：Artix、Kintex和Virtex產(chǎn)品名稱會(huì)受到怎樣的影響?

　　湯立人：FPGA系列的名稱將繼續(xù)在UltraScale或以后的技術(shù)中沿用。Artix®-7、Kintex-7和Virtex-7 FPGA系列的命名會(huì)保持不變。對(duì)于20nm和16nm工藝，相應(yīng)的器件命名方式為KintexUltraScale和VirtexUltraScale。

　　開發(fā)工具

　　問：與Vivado設(shè)計(jì)套件進(jìn)行協(xié)同優(yōu)化的好處是什么?

　　湯立人：在引領(lǐng)28nm技術(shù)的四年中，賽靈思開發(fā)出了新一代設(shè)計(jì)環(huán)境與工具套件，即Vivado設(shè)計(jì)套件。在20nm和16nm工藝技術(shù)方面，賽靈思繼續(xù)將FPGA、SoC和3D IC與新一代Vivado設(shè)計(jì)套件實(shí)現(xiàn)協(xié)同優(yōu)化。設(shè)計(jì)人員通過工具、器件和IP的同步構(gòu)建與優(yōu)化，可在挖掘芯片最大價(jià)值和性能的同時(shí)縮短設(shè)計(jì)與實(shí)現(xiàn)流程。