DRM系統(tǒng)及其測試接收機的設(shè)計方案

　　根據(jù)數(shù)模同插的要求，在設(shè)計DRM接收機RF前端時采用了改造現(xiàn)有模擬收音機的方法。整合后的接收機既可以收聽模擬信號，又可以完成數(shù)字信號的處理，這樣就可以適應(yīng)數(shù)模同播的需要。下文主要討論數(shù)字接收機的信號處理過程。

　　測試接收機系統(tǒng)框圖如圖2所示。接收信號通過模擬收音機前端下變頻到中頻，將中頻信號引出，經(jīng)過濾波送入AD采樣，從而獲得中頻采樣數(shù)據(jù)。

　　中頻采樣數(shù)據(jù)通過正交解調(diào)得到基帶數(shù)據(jù)。首先通過碼元同步找到OFDM碼元的起始位置，然后通過FFT完成OFDM信號的解調(diào)，將時域數(shù)據(jù)變換到頻域，并利用頻率導(dǎo)頻信息計算并校正頻率偏差，因為OFDM系統(tǒng)對載波頻偏非常敏感，經(jīng)過頻率校正后，頻率誤差應(yīng)小于0.01倍子載波間隔。在此基礎(chǔ)上，利用時間導(dǎo)頻信息找到DRM系統(tǒng)的傳輸幀起始碼元，此后接收機從傳輸幀起始位置開始進行后續(xù)處理。

　　由于短波信道變化復(fù)雜，時域及頻域的選擇性衰落都很強，造成丁接收信號的幅度和相位受到嚴重干擾，在解高階QAM映射時會引入較大的誤差，框圖中的均衡模塊用來解決上述問題。DRM系統(tǒng)設(shè)計了增益導(dǎo)頻，分布在時間一頻率域上，利用增益導(dǎo)頻的信息進行信道均衡。

　　按圖2所示流程，從均衡后的數(shù)據(jù)中提取FAC單元并將其解碼，得到解調(diào)SDC的信息;再提取SDC單元，根據(jù)FAC的信息解碼SDC，得到SDC數(shù)據(jù)實體;最后提取MSC，根據(jù)FACSDC的信息解碼MSC。上述單元分別經(jīng)過解交織、解OAM映射、Viterbi譯碼、能量解擾等模塊的處理后，最后將MSC解復(fù)接后的數(shù)據(jù)進行音頻譯碼或者數(shù)據(jù)解碼。

　　4 DRM測試接收機硬件結(jié)構(gòu)

　　測試接收機基帶信號處理部分主要采用ARM與FPGA聯(lián)合處理的硬件平臺實現(xiàn)。ARM處理器可以在不改變硬件結(jié)構(gòu)的情況下，通過下載不同的軟件程序?qū)崿F(xiàn)不同的功能，這樣非常有利于不同算法的驗證，而且ARM公司可以提供處理器內(nèi)核，為進一步設(shè)計接收機ASIC奠定基礎(chǔ)。由于ARM以half-word(16 bits)為最小處理單位，所以用ARM處理器處理比特流信號會造成處理器資源的浪費，為此針對比特流信號的處理采用專用邏輯電路實現(xiàn)，在測試接收機中用FPGA實現(xiàn)。這樣，兩種處理器的特性可以形成互補，使硬件平臺設(shè)計比較合理。

　　4.1 模塊劃分

　　DRM系統(tǒng)設(shè)計了多種模式，不同模式的碼率是不同的，在正交解調(diào)后需要變碼率輸出;Viterbi譯碼器也是以比特流為處理單位;考慮到這兩個模塊的算法特點及數(shù)據(jù)輸出形式，將這兩個模塊放在FPGA中實現(xiàn)。

　　圖2中所示的其他處理模塊，特別是同步和均衡模塊是接收機的關(guān)鍵模塊，其性能好壞直接影響接收效果，并且根據(jù)今后現(xiàn)場測試的情況，其算法存在調(diào)整的可能性.因此這些模塊通過ARM實現(xiàn)。需要對算法進行調(diào)整時，只需修改軟件程序，重新載入ARM即可，硬件部分無需改動。以實現(xiàn)測試接收機便于對各種算法的性能進行驗證和比較的目的。

　　4.2 硬件平臺結(jié)構(gòu)

　　測試接收機硬件平臺如圖3所示。FPGA采用XILINX公司的VirtexⅡXC2V500型芯片;ARM采用三星公司的S3C4510B型ARM7 TDMI芯片;ADC模塊采用了AD公司14-bit的AD9243。FPGA與ARM之間通過雙口RAM進行數(shù)據(jù)交互，使用HC245芯片作為地址和數(shù)據(jù)總線的驅(qū)動。

　　A/D采樣后的中頻數(shù)據(jù)送入FPGA做正交解調(diào);FPGA將解調(diào)后的數(shù)據(jù)寫入雙口RAM同時給ARM產(chǎn)生中斷信號;ARM響應(yīng)外部中斷，將數(shù)據(jù)讀入、進行后續(xù)處理。

　　如圖2中的流程，ARM在處理完解交織后，將處理后的數(shù)據(jù)寫入雙口RAM，同時向特定的地址寫控制字，F(xiàn)PGA檢測到控制字后，將數(shù)據(jù)讀入.進行Viterbi譯碼。FPGA將Viterbi譯碼結(jié)果寫入雙口RAM，向ARM發(fā)出中斷信號，ARM響應(yīng)中斷，將數(shù)據(jù)讀入，再進行后續(xù)處理。