基于SOPC的腦電信號實時處理

摘要：為滿足腦電信號采集、處理設(shè)備具有便攜式，實時性，數(shù)據(jù)量大的實際需求，提出了一種基于SOPC的腦電信號實時處理設(shè)計方案。用腦電極采集到的腦電信號經(jīng)過前期預(yù)處理(放大，濾波)、A／D模數(shù)轉(zhuǎn)換后，經(jīng)過SOPC系統(tǒng)對腦電信號進行頻譜分析、特征提取，最后存儲或傳輸。整個設(shè)計圍繞SOPC系統(tǒng)，以NiosⅡCPU為核心，并與其他外圍設(shè)備集成，實現(xiàn)整個系統(tǒng)的控制與處理能力。利用SOPC系統(tǒng)實現(xiàn)的腦電信號采集系統(tǒng)，具有體積小、運算速度快、方案靈活的特點，為構(gòu)建腦電信號實時處理系統(tǒng)提供了一個新技術(shù)方案。
關(guān)鍵詞：ADS1258；SOPC；腦電信號；實時處理

腦電信號是人體重要的生理信號，近年來，隨著腦機接口的逐步興起和使用，腦電信號的實時性處理要求也越來越高，腦電信號實時處理的應(yīng)用，使人們可以直接通過腦來表達(dá)想法或操作其他設(shè)備，而不需要通過語言或肢體的動作，這對肢體殘缺的人來說有著極其重要的意義。
目前，國內(nèi)外對腦電信號的處理基本上都是基于上位機進行處理。文中提出了一種全新的設(shè)計方案：基于SOPC的腦電信號實時處理。SO PC(System on a Programmable Chip)稱為可編程片上系統(tǒng)，是基于可編程邏輯器件(FPGA或CPLD)的可重構(gòu)的SOC。利用FPGA的可編程邏輯資源，按照系統(tǒng)功能需求來添加接口功能模塊，既能實現(xiàn)目標(biāo)系統(tǒng)功能，又能降低系統(tǒng)的成本和功耗。這樣就使得FPGA靈活的硬件設(shè)計與處理器的強大軟件功能有機地結(jié)合在一起，高效地實現(xiàn)SOPC系統(tǒng)；同時，嵌入式NiosⅡ軟核又可以方便的完成對數(shù)字信號處理模塊的控制和數(shù)據(jù)的讀寫和存儲。

1 系統(tǒng)結(jié)構(gòu)
文中的設(shè)計系統(tǒng)主要有信號預(yù)處理模塊、A／D轉(zhuǎn)換模塊和數(shù)據(jù)處理與存儲模塊3大部分組成。其中A／D轉(zhuǎn)換模塊和數(shù)據(jù)處理與存儲模塊是基于SOPC系統(tǒng)實現(xiàn)，是本文重點。核心控制芯片采用ALTERA公司生產(chǎn)的CycloneⅡ系列的FPGA，它實現(xiàn)對外圍電路的控制和數(shù)據(jù)的處理與存儲。系統(tǒng)總體結(jié)構(gòu)如圖1所示。

1．1 信號預(yù)處理
腦電信號是很微弱的差模信號，具有低頻率，低幅度的特點。并且具有很強的背景噪聲和干擾，因此在采集前必須經(jīng)過必要的預(yù)處理，使其達(dá)到AD轉(zhuǎn)換的精度要求。所以前端預(yù)處理模塊有：前置放大器、50 Hz陷波器、高低通濾波器和主放大器等組成。人腦神經(jīng)活動自發(fā)產(chǎn)生的生物電信號通過腦電極進入儀器的前置放大器，在經(jīng)過低通濾波器濾波，50 Hz陷波器和固定增益放大，最終抑制50 Hz以上的干擾信號，
提取腦電信號。
1．2 設(shè)置ADC采樣率
本系統(tǒng)選用ADS1258作為模數(shù)轉(zhuǎn)換器，ADS1258是TI公司推出的一款高精度、低功耗、低噪聲的16通道(多路復(fù)用的)24位△-∑型模數(shù)轉(zhuǎn)換器(ADC)，其內(nèi)部集成了輸入多路復(fù)用器、模擬低通濾波器、數(shù)字濾波器等功能。內(nèi)部有多種控制寄存器，用戶通過不同的配置得到不同的A／D采樣速率、采樣模式、A／D轉(zhuǎn)換精度等。
ADS1258在自動通道掃描工作模式下最高轉(zhuǎn)換速率可達(dá)每通道23．7 kSPS，是目前轉(zhuǎn)換速率極高的模數(shù)轉(zhuǎn)換器；轉(zhuǎn)換時功耗僅42 mW，24位分辨率，可在5 V單電源條件下工作，參考電壓可以設(shè)置為0～5 V。模擬輸入多路復(fù)用器可配置成8路差分輸入或16路單極輸入，多路復(fù)用器的輸出可通過外部獲得，這就能在ADC輸入之前采用共享的信號調(diào)節(jié)通道。使用SPI接口進行功能配置和數(shù)據(jù)傳輸，實驗證明它能滿足信號采集與處理的系統(tǒng)需求。
1．3 FPGA處理
腦電信號傳統(tǒng)處理方法有Wigner分布、小波分析、神經(jīng)網(wǎng)絡(luò)、非線性動力學(xué)以及獨立分量，而腦電信號通常還會產(chǎn)生基線漂移和50 Hz交流及高次諧波干擾，因此還需要對信號進行數(shù)字濾波，以增強抗干擾能力。與傳統(tǒng)的DSP相比，F(xiàn)PGA具有可重構(gòu)、低成本和低功耗的優(yōu)勢，尤其是在多通道數(shù)據(jù)的采集和處理上，F(xiàn)PGA利用天然的并行架構(gòu)，將發(fā)揮出一個至幾個數(shù)量級的優(yōu)勢。ALTERA公司的SOPC Builder可以幫助開發(fā)者很容易完成系統(tǒng)的SOPC硬件平臺。用戶根據(jù)已有的硬件系統(tǒng)結(jié)構(gòu)編寫信號處理的算法程序，最終在FPGA上實現(xiàn)。