源同步信號(hào)跨時(shí)鐘域采集的兩種方法

異步FIFO采集法

　　再說異步FIFO采集法，其實(shí)這種方法沒什么新奇，只不過充分利用異步FIFO的同步特性來完成跨時(shí)鐘域的數(shù)據(jù)交互。但是其中還是有幾個(gè)非常關(guān)鍵的要點(diǎn)需要提醒設(shè)計(jì)者注意，無論如何FIFO的輸入端數(shù)據(jù)和時(shí)鐘信號(hào)（包括控制信號(hào)，如有效使能信號(hào)等）必須符合FIFO的數(shù)據(jù)鎖存有效建立和保持時(shí)間，這個(gè)最重要的條件除了需要靠數(shù)據(jù)源端來保證外，還需要靠數(shù)據(jù)鎖存端（FPGA內(nèi)部）設(shè)計(jì)者做好時(shí)序上的約束和分析，否則到源端再nice的波形恐怕都無法保證能夠可靠的被FIFO鎖存。

　　異步FIFO的基本通訊時(shí)序波形如圖5所示。我們關(guān)心的是FIFO的寫入。由圖中不難發(fā)現(xiàn)，寫入時(shí)鐘wrclk的每個(gè)上升沿會(huì)判斷寫入請(qǐng)求信號(hào)wrreq是否有效，若是有效則FIFO會(huì)相應(yīng)的鎖存當(dāng)前的寫入數(shù)據(jù)data。簡(jiǎn)單來看，從基本時(shí)序上分析，wrclk的上升沿需要對(duì)準(zhǔn)wrreq和data的中央，這是外部傳輸過來的源信號(hào)必須滿足的基本關(guān)系。無論如何，即便是絞盡腦汁，也要想辦法讓這個(gè)基本關(guān)系得到保證，否則，后面的rdclk、rdreq配合的再默契恐怕都不能得到穩(wěn)定的q輸出。

　　圖5

　　原型開發(fā)的前期，設(shè)計(jì)者必須首先驗(yàn)證寫入信號(hào)的關(guān)系，哪怕是不惜動(dòng)用示波器（⊙n⊙b汗，連示波器都沒有不要混了），源端給到FPGA輸入端口的信號(hào)很多時(shí)候不是那么盡善盡美的，實(shí)踐出真知，測(cè)試結(jié)果說了算。當(dāng)然了，實(shí)在沒有先進(jìn)武器又想打勝仗的朋友恐怕只有不停的用代碼測(cè)試采集到最穩(wěn)定的數(shù)據(jù)了，這有點(diǎn)碰運(yùn)氣的成分在里面，不是非常推薦。

　　類似與開篇提到的應(yīng)用，特權(quán)同學(xué)的實(shí)際信號(hào)采集如圖6所示，把寫入時(shí)鐘Tx Clock和寫入請(qǐng)求信號(hào)Enable Signal都先用同步時(shí)鐘Rx Clock打了一拍，然后再輸入FIFO中，而數(shù)據(jù)總線Data Bus則直接送往FIFO。這樣從最終檢測(cè)來看，能夠保證時(shí)鐘的上升沿對(duì)準(zhǔn)數(shù)據(jù)和控制信號(hào)的中央，相對(duì)穩(wěn)定和安全的把數(shù)據(jù)送往FIFO中。

　　圖6

　　工程實(shí)踐中往往不是一招一式的生搬硬套理論，一定要抓住最關(guān)鍵的設(shè)計(jì)要點(diǎn)，并采取各種有效的手段保證設(shè)計(jì)的實(shí)現(xiàn)。