基于電力網(wǎng)通信芯片的量產(chǎn)測(cè)試研究

摘要：討論了數(shù)?；旌?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/芯片">芯片的典型測(cè)試方法，并按測(cè)試方法進(jìn)行了測(cè)試開(kāi)發(fā)；討論了測(cè)試調(diào)試中的問(wèn)題以及降低測(cè)試成本的方法。該設(shè)計(jì)可滿足芯片大規(guī)模量產(chǎn)的測(cè)試需求，并能夠達(dá)到預(yù)期設(shè)計(jì)目標(biāo)。
關(guān)鍵詞：電力網(wǎng)；通信芯片；量產(chǎn)測(cè)試；數(shù)?；旌?br />
0 引言
集成電路測(cè)試是對(duì)集成電路或模塊進(jìn)行檢測(cè)，通過(guò)測(cè)量對(duì)于集成電路的輸出響應(yīng)和預(yù)期輸出進(jìn)行比較，以確定或評(píng)估集成電路元器件功能和性能的過(guò)程。它是驗(yàn)證設(shè)計(jì)、監(jiān)控生產(chǎn)、保證質(zhì)量、分析失效以及指導(dǎo)應(yīng)用的重要手段。按測(cè)試的目的不同，可將測(cè)試分為三類(lèi)：驗(yàn)證測(cè)試、生產(chǎn)測(cè)試和使用測(cè)試。本文主要討論的內(nèi)容是生產(chǎn)測(cè)試。生產(chǎn)測(cè)試的基本目的是識(shí)別有缺陷的芯片，并防止它們流出制造片進(jìn)入下一級(jí)生產(chǎn)過(guò)程，以節(jié)約整體成本。
由于集成電路的集成度不斷提高，測(cè)試的難度和復(fù)雜度也越來(lái)越高，當(dāng)前大規(guī)模集成電路生產(chǎn)測(cè)試已經(jīng)完全依賴(lài)于自動(dòng)測(cè)試設(shè)備(Auto matic Test Equipment，ATE)。測(cè)試工程師的任務(wù)就是根據(jù)被測(cè)器件(Device Under Test，DUT)的產(chǎn)品規(guī)范(Specification)要求制定測(cè)試方案(Test Plan)，并利用ATE的軟、硬件資源對(duì)DUT施加激勵(lì)信號(hào)、收集響應(yīng)，最后將輸出響應(yīng)與預(yù)期要得到的信號(hào)進(jìn)行對(duì)比或計(jì)算得出測(cè)試結(jié)果，最終判斷芯片能否符合最初設(shè)計(jì)要求以決定出廠或丟棄。測(cè)試失效的芯片可收集返回給生產(chǎn)廠家，分析失效原因以提高良率。按照測(cè)試方案，將芯片測(cè)試分為晶圓測(cè)試(中測(cè)，也叫CP測(cè)試)和封裝測(cè)試(成測(cè)，也叫FT測(cè)試)。其中FT測(cè)試也是就芯片成品的最后一次測(cè)試，用來(lái)保證芯片的出廠品質(zhì)；而CP測(cè)試主要是在芯片量產(chǎn)初期，晶圓良率不高時(shí)，為了減少對(duì)失效芯片進(jìn)行封裝的費(fèi)用而進(jìn)行的測(cè)試，同時(shí)CP測(cè)試的結(jié)果還可以反饋給晶圓廠家進(jìn)行工藝調(diào)整，以提高良率。其ATE的測(cè)試程序流程圖如圖1所示。

圖中CP測(cè)試程序的三部分Contact、Sean、BIST都與FT測(cè)試程序中此三部分一致，不同的是錯(cuò)誤處理(Fail deal)部分的處理不同。CP測(cè)試中DUT是整個(gè)晶圓，未通過(guò)測(cè)試的芯片可以通過(guò)打墨點(diǎn)或是機(jī)器記錄位置的方式標(biāo)記出，待晶圓劃片時(shí)，把錯(cuò)誤芯片分類(lèi)挑出，稱(chēng)為分BIN。在FT測(cè)試中，因?yàn)槭且呀?jīng)封裝完成的芯片，所以當(dāng)芯片未通過(guò)測(cè)試時(shí)，直接通過(guò)機(jī)械手(Handler)將錯(cuò)誤芯片丟棄或分類(lèi)。FT測(cè)試為了充分利用ATE測(cè)試資源，采用了四同測(cè)的方式；而CP測(cè)試是量產(chǎn)初期過(guò)渡項(xiàng)目，為了節(jié)約探針卡制作成本，采用單測(cè)方式。

1 項(xiàng)目測(cè)試描述
1．1 Contact測(cè)試
利用被測(cè)管腳與地之間的二極管進(jìn)行連接性測(cè)試。施加電流使二極管導(dǎo)通，正常連接時(shí)管腳上的電壓值應(yīng)為二極管管壓降。如圖2所示。其管腳與電源之間的連接性測(cè)試原理與此相同。

為了防止二極管電壓偏差和電壓測(cè)量時(shí)的誤差等影響引入不必要的量產(chǎn)損失，在實(shí)際測(cè)試中的判決電壓值為：對(duì)地連接性-1～0．1 V，對(duì)電源連接性0．1～1V。
1．2 BIST，Scan測(cè)試
BIST與Scan的測(cè)試方式基本相同，都是對(duì)芯片輸入一測(cè)試向量然后比對(duì)輸出向量的檢測(cè)。測(cè)試向量(pattern)由后端仿真得出的波形產(chǎn)生(WGL，Wave Generation Language)文件轉(zhuǎn)換而來(lái)。BIST作為普通功能測(cè)試，施加激勵(lì)，對(duì)輸出進(jìn)行判斷。雖然Sean測(cè)試是結(jié)構(gòu)性測(cè)試，但對(duì)于ATE而言，其測(cè)試方法與功能測(cè)試并無(wú)區(qū)別，只是Scan測(cè)試可以較少的測(cè)試向量達(dá)到較高的測(cè)試覆蓋率。ATE功能測(cè)試原理如圖3所示。