高性能SERDES及其在CPRI接口的應(yīng)用分析

1引言
隨著數(shù)據(jù)寬帶網(wǎng)絡(luò)的迅猛發(fā)展，需要不斷提高系統(tǒng)設(shè)備的業(yè)務(wù)容量。目前的趨勢是采用高速串行通信技術(shù)，即采用串行解串器SERDES，把低速的并行數(shù)據(jù)轉(zhuǎn)換為高速串行數(shù)據(jù)連接。SERDES串行接口可在背板或電纜/光纖等不同互聯(lián)介質(zhì)上傳輸高速信號，在提高系統(tǒng)傳輸帶寬的同時，有利于印刷電路板（PCB）布線，并降低系統(tǒng)功耗和噪聲。

TI（德州儀器）推出一系列高性能的通用SERDES，滿足高帶寬、高性能的應(yīng)用要求，廣泛應(yīng)用在WI系統(tǒng)、接入設(shè)備、傳送網(wǎng)絡(luò)、數(shù)據(jù)通信等通信產(chǎn)品，以及工業(yè)控制系統(tǒng)。本文以TLK3132為例，詳細(xì)介紹了SERDES工作原理和器件特點，并以WI系統(tǒng)中的CPRI應(yīng)用需求為例，提供TLK3132的設(shè)計方法等。

2TLK3132工作原理
TLK3132是TI推出的一款通用兩通道 串行器 ／ 解串器 （SERDES），采用90nm工藝，能滿足一些低功耗的應(yīng)用需求，內(nèi)部功能模塊如圖1所示。SERDES Core的發(fā)送部分用于實現(xiàn)8位、9位或10位寬字的并串轉(zhuǎn)換，然后通過一根電纜或印刷板(PCB)走線發(fā)送出去，而接收部分則將串行數(shù)據(jù)進行串并轉(zhuǎn)換為8位、9位或10位寬的并行字。

圖1 TLK3132內(nèi)部功能框圖

下面詳細(xì)介紹了6個功能模塊及其應(yīng)用特點：并行接口、串行接口、時鐘分布電路、8B/10B編解碼電路、PRBS測試以及相關(guān)寄存器訪問控制接口MDIO。

2.1并行接口
TLK3132器件每個通道并行收發(fā)側(cè)分別包含8位數(shù)據(jù)位和兩位靈活的控制位，支持各種通用的并行接口，如千兆以太網(wǎng)的介質(zhì)無關(guān)接口RGMII、GMII、RTBI、TBI，以及RNBI、NBI、REBI、EBI、TBID和NBID等多種工作模式。對于DDR模式而言，既支持位邊沿采樣（采樣時鐘邊沿與數(shù)據(jù)位翻轉(zhuǎn)邊沿同步），也可支持位中間采樣（采樣時鐘邊沿處于數(shù)據(jù)位的中間位置）；對于SDR模式而言，既支持上升沿采樣并行口數(shù)據(jù)，也支持下降沿采樣數(shù)據(jù)。由于使用同步時鐘，在布線時時鐘線和數(shù)據(jù)線必須等長且時鐘線盡量不要分叉，此外通過配置不同的數(shù)據(jù)采樣邊沿，可以降低系統(tǒng)互連設(shè)計的風(fēng)險，提高系統(tǒng)設(shè)計的魯棒性。

并行接口采用單端的HSTL Class1電平接口，遵循EIA/JESD8-6標(biāo)準(zhǔn)電氣指標(biāo)規(guī)格，同時支持1.5V或1.8V的電源電壓。為了提高HSTL高速接口的SI性能，TLK3132并行接收側(cè)集成了可寄存器配置的匹配電阻，采用戴維南等效電路匹配方式，等效于加一個匹配電阻到VDDQ/2，同時也可關(guān)閉內(nèi)部的阻抗匹配電路，如圖2所示；并行發(fā)送側(cè)可通過寄存器配置4種不同的邊沿速率。

圖2 并行口等效框圖

2.2串行接口
TLK3132支持的串行接口速率從600Mbps到3.75Gbps，不同通道可獨立地工作于全速率、半速率以及1/4速率模式。為了補償高速信號傳輸?shù)慕殡姄p耗和趨膚效應(yīng)，TLK3132高速串行接口發(fā)送端具有強大的去加重能力，共支持15級調(diào)節(jié)能力（達到10.87dB補償），同時支持8級的輸出擺幅設(shè)置（從125mV到1375mV）；接收端包含有自適應(yīng)均衡器，最大補償能力得到12dB以上，保證高速串行接口的SI性能。在3.072Gbps速率下可支持50inches的FR4傳輸或30m的電纜傳輸（特性阻抗50歐姆），解決了高速信號在背板側(cè)或前基板的設(shè)計難題。

圖3是TLK3132高速串行接口的AC耦合框圖，采用CML高速電平接口，發(fā)送側(cè)內(nèi)部集成了50歐姆的匹配電阻。接收端支持DC和AC耦合，若采用直流耦合時，共模電壓由發(fā)送側(cè)決定，匹配電阻直接上拉到VDDT，若采用交流耦合，為得到最優(yōu)的共模偏置電壓，選擇芯片內(nèi)部0.8VDDT的偏置電壓。在實際電路設(shè)計中，推薦采用交流耦合方式，容易實現(xiàn)不同接口的電平轉(zhuǎn)換，并可去除共模噪聲，避免外界噪聲對接收端的影響。

圖3 串行接口AC耦合

2.38B/10B編解碼及通道同步
在串行鏈路通信中，為了實現(xiàn)信號時鐘的恢復(fù)，需要避免出現(xiàn)長串0和長串1，同時保持電路上正負(fù)電平平衡，能正確地交流耦合避免信號失真，需要傳輸信號中的0和1數(shù)量數(shù)目相等，因此業(yè)界廣泛應(yīng)用8B/10B編解碼方法：實現(xiàn)8B到10B的映射（圖4），即一個字節(jié)（8bits）用10bits來表示，從中挑選出連續(xù)0或者1個數(shù)不會超過3個，0和1的個數(shù)差不大于2 （最多6個’0’或’1’）。

為了實現(xiàn)信號流中0和1的個數(shù)相等，在設(shè)計編碼時，針對每個原碼設(shè)計了兩個編碼，如：十六進制字節(jié)0x3B，對應(yīng)兩個編碼分別為110110 1001（1的個數(shù)多于0）和001001 1001（0的個數(shù)多于1），在發(fā)送過程中不斷統(tǒng)計當(dāng)前數(shù)據(jù)流中0和1的個數(shù)差，如果0的個數(shù)大于1的個數(shù)，則發(fā)送0X3B字節(jié)時取前面一種編碼；反之，則取后面一種編碼，這樣就不斷平衡數(shù)據(jù)流中0和1的個數(shù)，保持串行數(shù)據(jù)中0和1的數(shù)量相同。

圖 4 8B/10B映射

串行通信中，除了有效數(shù)據(jù)外，還需要一些控制字符傳送某些控制協(xié)議。因此，在8B/10編碼中，包含下面兩種信息：

1)D分組，用于傳遞有效業(yè)務(wù)數(shù)據(jù)；

2)K分組，用于傳遞控制信息等，如K28.5控制字符10B編碼包含0011111010或1100000101（連續(xù)5個’1’或’0’，稱為Comma，千兆以太網(wǎng)使用的8B/10B編碼方案中Comma是唯一的），用于定位串行數(shù)據(jù)流中每10個bits組的邊界，避免數(shù)據(jù)流出現(xiàn)錯誤時無法界定每10bit的邊界，導(dǎo)致鏈路中斷。

TLK3132內(nèi)部兼容了IEEE802.3-2005中關(guān)于1000BASE-X物理編碼子層（PCS）技術(shù)（注：不支持自協(xié)商功能），如CTC FIFO、8B/10B編解碼電路等模塊，同時這些模塊設(shè)計時非常靈活，通過MDIO口進行寄存器設(shè)置可以使能或關(guān)閉。此外，TLK3132通過檢測Comma進行通道同步判斷，內(nèi)部的狀態(tài)機也是參考1000BASE-X規(guī)定的鏈路同步和鏈路失步建立機制，因此TLK3132能被廣泛應(yīng)用在WI、數(shù)據(jù)網(wǎng)絡(luò)、以太網(wǎng)等不同領(lǐng)域。

2.4時鐘電路
SERDES實現(xiàn)的一個關(guān)鍵技術(shù)是時鐘的產(chǎn)生和分布，圖5是TLK3132芯片內(nèi)部的時鐘架構(gòu)。時鐘配置非常靈活，支持單端或差分參考時鐘輸入，同時包括多個高頻鎖相環(huán)電路：

1）高速SERDES Core包含了一個高頻倍頻器（用于產(chǎn)生高速串行數(shù)據(jù)）和一個基于相位內(nèi)插的CDR（在接收端用于從串行數(shù)據(jù)中恢復(fù)時鐘）。

2）由于串并模塊里的高頻倍頻器環(huán)路帶寬很大，最大可達30MHz左右。故TLK3132內(nèi)部集成了一顆基于LC振蕩器的抖動濾除鎖相環(huán)，環(huán)路帶寬通常設(shè)置在幾百KHz以內(nèi)，可以對輸入?yún)⒖紩r鐘進行濾除，降低參考時鐘對幾百KHz 以上抖動性能的要求，圖6是TLK3132發(fā)送鏈路在抖動濾除器打開和關(guān)閉下的環(huán)路傳遞函數(shù)。此外，抖動濾除器也可對鏈路恢復(fù)的時鐘（只可接收CH0通道的恢復(fù)時鐘RXBCLK(0)）進行抖動濾除，提高恢復(fù)時鐘的信號質(zhì)量。

3）PLL1、PLL2、PLL3和PLL4作為倍頻器，和前級抖動濾除鎖相環(huán)電路配合，分別產(chǎn)生適合的時鐘頻率以滿足系統(tǒng)各個模塊的需求。

圖5 內(nèi)部時鐘架構(gòu)