一種高可靠性的計(jì)算機(jī)與FPGA串行通信的實(shí)現(xiàn)
加入技術(shù)交流群
2 FPGA收發(fā)模塊的實(shí)現(xiàn)
要使FPGA具有數(shù)據(jù)的收發(fā)功能，則收、發(fā)兩模塊必不可少，與此相關(guān)聯(lián)的還需要收、發(fā)的時(shí)鐘即波特率產(chǎn)生器，收發(fā)監(jiān)視器以及輸入／輸出緩沖器。本文采用先進(jìn)先出存儲(chǔ)器(First in First Out，F(xiàn)IFO)作為收發(fā)數(shù)據(jù)的雙向緩沖器。如圖3所示為FPGA實(shí)現(xiàn)串口數(shù)據(jù)收發(fā)的整體框圖。收、發(fā)模塊原理基本相同，只是發(fā)送區(qū)的發(fā)送控制信號(hào)受FIFO的讀空信號(hào)控制。本文重點(diǎn)介紹接收數(shù)據(jù)的過(guò)程。
2．1 接收區(qū)模塊
接收區(qū)模塊負(fù)責(zé)數(shù)據(jù)的串行接收并轉(zhuǎn)換為并行數(shù)據(jù)，然后送入FIFO存儲(chǔ)器以備后用。它主要由起始位檢測(cè)模塊、波特率可調(diào)的波特率產(chǎn)生模塊和接收模塊組成。
(1)波特率產(chǎn)生器
串行通信的傳輸受到通信雙方配備性能及通信線路的特性所左右，收、發(fā)雙方必須約定相同的速率進(jìn)行串行通信，即收、發(fā)雙方采用相同的數(shù)據(jù)傳輸速率，就儀器和工業(yè)場(chǎng)合來(lái)說(shuō)，最常見(jiàn)的數(shù)據(jù)傳輸率有4 800 b／s，9 600 b／s等，現(xiàn)在個(gè)人計(jì)算機(jī)提供的串行端口的數(shù)據(jù)傳輸率甚至達(dá)到115 200 b／s。若傳輸距離較近且設(shè)備提供的情況下使用最高的數(shù)據(jù)傳輸率。本文所列的波特率產(chǎn)生器靈活多變，可以根據(jù)實(shí)際條件選擇不同的數(shù)據(jù)傳輸率。設(shè)計(jì)中添加了一位撥碼開(kāi)關(guān)(Key)，故運(yùn)行中可以在兩種波特率中進(jìn)行選擇。這里選用了4 800 b／s，9 600 b／s兩種常見(jiàn)的數(shù)據(jù)傳輸速率，當(dāng)Key為低電平時(shí)選擇4 800 b／s，為高電平時(shí)選擇9 600 b／s。當(dāng)然，以此類推運(yùn)用二個(gè)撥碼開(kāi)關(guān)即可實(shí)現(xiàn)4種波特率的互調(diào)等。
本文采用50 MHz時(shí)鐘源，所以要得到4 800 b／s和9 600 b／s的傳輸率分別需要進(jìn)行5 208次和31 250次分頻。分頻參數(shù)如表1所示。從表中第1，3兩行可以看出如果只用系統(tǒng)提供的50 MHz時(shí)鐘源，得到的兩種波特率均存在誤差0．006 4％。可以靈活運(yùn)用倍、分頻原理進(jìn)一步減小誤差。從表中第2，4行可以看出，當(dāng)時(shí)鐘提高到150 MHz時(shí)，兩種數(shù)據(jù)傳輸率的分頻系數(shù)剛好能取到整數(shù)，也就是說(shuō)實(shí)際可以得到理想的數(shù)據(jù)傳輸速率。但從50～150 MHz需要經(jīng)過(guò)3倍頻，如果硬件允許的情況下可以采用3倍頻，能夠使傳輸可靠性更高，本文采用的就是此方法。由于設(shè)計(jì)中采用的硬件是Altera公司CycloneⅡ系列FPGA，擁有2個(gè)鎖相環(huán)，可以進(jìn)行靈活的倍、分頻，所以能夠滿足3倍頻的要求。本文引用地址：http://www.ex-cimer.com/article/155412.htm
(2)起始位檢測(cè)器與接收模塊為使得程序清晰，這兩個(gè)模塊用狀態(tài)機(jī)進(jìn)行實(shí)現(xiàn)，如圖4所示。系統(tǒng)復(fù)位后進(jìn)入空閑狀態(tài)，空閑狀態(tài)時(shí)起始位檢測(cè)器不斷檢測(cè)接收管腳(RxD)上的信號(hào)，當(dāng)檢測(cè)器檢測(cè)到低電平到來(lái)后，狀態(tài)轉(zhuǎn)移到接收狀態(tài)，接收模塊便按照約定的波特率開(kāi)始接收數(shù)據(jù)，如圖5所示。與此同時(shí)建立相應(yīng)的接收位計(jì)數(shù)器，當(dāng)計(jì)數(shù)滿11后(1位起始位、8位數(shù)據(jù)位、1位校驗(yàn)位和1位停止位)，狀態(tài)又反跳到空閑狀態(tài)，如此循環(huán)下去，不斷接收來(lái)自上位機(jī)發(fā)送的數(shù)據(jù)。同時(shí)為使得接收的數(shù)據(jù)更加穩(wěn)定，設(shè)計(jì)時(shí)在接收模塊接收時(shí)采用中間采樣的方法，如選擇9 600 b／s的數(shù)據(jù)傳輸率，則在半分頻系數(shù)即7 812時(shí)采樣數(shù)據(jù)。
2．2 存儲(chǔ)器
接收區(qū)接收一幀數(shù)據(jù)后將數(shù)據(jù)位存入臨時(shí)寄存器中，為防止新數(shù)據(jù)對(duì)其覆蓋，故在此添加一個(gè)存儲(chǔ)器，每接收1 B數(shù)據(jù)后將臨時(shí)寄存器中的數(shù)據(jù)寫(xiě)入FIFO中。這里采用了異步的先進(jìn)先出存儲(chǔ)器，實(shí)現(xiàn)簡(jiǎn)單，直接調(diào)用相應(yīng)的IP核。模塊中選擇8位數(shù)據(jù)位，存儲(chǔ)深度可根據(jù)器件特性靈活選擇，這里選則4個(gè)字的存儲(chǔ)深度。本文只是為了測(cè)試通信的正確性，且收、發(fā)速率相同，所以4個(gè)字的存儲(chǔ)深度能夠滿足要求。FIFO外部管腳主要包括讀／寫(xiě)時(shí)鐘，數(shù)據(jù)輸入／輸出以及讀空信號(hào)，實(shí)驗(yàn)中讀空信號(hào)rdempty送到發(fā)送檢測(cè)器輸入端用來(lái)控制FIFO對(duì)外的數(shù)據(jù)輸出。如圖6所示為其在QuartusⅡ下的功能仿真圖。wrclk和rdclk分別為寫(xiě)時(shí)鐘和讀時(shí)鐘，當(dāng)寫(xiě)信號(hào)wrreq有效時(shí)將外部數(shù)據(jù)data寫(xiě)入FIFO，本設(shè)計(jì)中讀信號(hào)rdreq由讀空信號(hào)rdempty控制，當(dāng)讀空信號(hào)rdempty為低電平(FIFO非空)時(shí)讀信號(hào)rdreq有效，此時(shí)將FIFO中的數(shù)據(jù)讀出并通過(guò)q端輸出，讀空FIFO后讀空信號(hào)rdreq跳到高電平。
3 基于VB的上位機(jī)程序設(shè)計(jì)
為了驗(yàn)證PC機(jī)與FPGA硬件的通信，上位機(jī)采用Visual Basic開(kāi)發(fā)Windows下的測(cè)控軟件。就串口而言，利用VB開(kāi)發(fā)了串口通信程序有兩種方法：一是使用MSComm串口控件；二是調(diào)用Windows API函數(shù)。本文采用了前者，與調(diào)用API函數(shù)相比，MSComm控件實(shí)現(xiàn)更加方便、快捷。
評(píng)論