USB 3．0中的CRC校驗原理及實現(xiàn)
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(3)發(fā)送端對輸入的數(shù)據(jù)作除法運算后，將所得到的余數(shù)按位取反，取反后的余數(shù)放在待發(fā)送數(shù)據(jù)的高位，組成了新的數(shù)據(jù)流。接收端CRC校驗采用與CRC產(chǎn)生相同的算法來實現(xiàn)，只是作為輸入數(shù)據(jù)的是原始的被除數(shù)數(shù)據(jù)和對應的CRC校驗碼組成的新數(shù)據(jù)流。如果接收端的余數(shù)與(2)的要求一致，則說明接收端準確無誤地接收到了數(shù)據(jù)。
2 并行CRC校驗的設計
在USB 3．0協(xié)議中，數(shù)據(jù)最高傳輸速率高達5 Gb／s，串行方法無法滿足實時性要求。本文中，CRC校驗采用的是并行設計方法。
在USB 3．0協(xié)議中，數(shù)據(jù)收發(fā)是以字節(jié)為單位來傳輸?shù)?，所以在發(fā)送端和接收端可以通過一個8位移位寄存器將串行數(shù)據(jù)轉換成字節(jié)表示形式，然后再對數(shù)據(jù)進行并行的CRC碼產(chǎn)生和校驗。本文引用地址：http://www.ex-cimer.com/article/155417.htm
以鏈接控制字中的5位CRC為例，發(fā)送端并行CRC產(chǎn)生的設計結構如圖3所示。計數(shù)器用于產(chǎn)生標志信號，計數(shù)值為8時串并轉換結束。數(shù)據(jù)暫存寄存器獲取字節(jié)數(shù)據(jù)，經(jīng)組合邏輯計算后產(chǎn)生新的校驗寄存器值。并行CRC5的余數(shù)多項式表達式如下：
在接收端，按照和發(fā)送端同樣的電路，對發(fā)送端產(chǎn)生的CRC校驗碼和輸入的數(shù)據(jù)一并進行CRC校驗，如果接收端成功接收，最后得到的CRC校驗碼為常數(shù)(01100)。
3 仿真結果
發(fā)送端和接收端的并行CRC產(chǎn)生和校驗設計用Verilog HDL實現(xiàn)，用ModelSim工具進行仿真，發(fā)送端并行CRC產(chǎn)生和接收端CRC校驗的仿真波形分別如圖4和圖5所示。在發(fā)送端，每輸入8個數(shù)進行一個并行的CRC5計算，crc_d寄存器的值隨發(fā)送的數(shù)不斷更新，直到最后產(chǎn)生一個余數(shù)，在接收端將該余數(shù)和發(fā)送端的數(shù)一并進行CRC5校驗，最后CRC得到一個常數(shù)值01100。
4 結語
雖然并行方法在電路規(guī)模上比申行算法大，但是能夠在單位時間內(nèi)完成更多位數(shù)據(jù)的校驗，可以有效降低電路的工作頻率，硬件實現(xiàn)也較容易。USB 3．0數(shù)據(jù)的最高傳輸速率高達5 Gb／s，采用并行CRC校驗設計完成USB 3．0數(shù)據(jù)傳輸中CRC碼的產(chǎn)生和校驗?？墒垢咚賃SB串行接口引擎電路方便地與UTMI接口。
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