基于Virtex-5的串行傳輸系統(tǒng)的實(shí)現(xiàn)

引言

　　隨著USB 3.0、SATA 3.0、PCI-E 2.0等新串行規(guī)范的發(fā)布以及更高速的串并/并串轉(zhuǎn)換單元(SERDES)芯片的推出引起了業(yè)界對(duì)高速差分串行數(shù)據(jù)傳輸?shù)臒o(wú)限憧憬。為了解決下一代無(wú)線通信基站中多天線(MIMO)信號(hào)處理所帶來(lái)的巨大數(shù)據(jù)吞吐量要求，本文基于Virtex-5 FPGA的GTP單元給出了一種在高級(jí)電信計(jì)算架構(gòu)(ATCA)機(jī)箱內(nèi)實(shí)現(xiàn)單對(duì)差分線進(jìn)行3.125Gbps串行傳輸?shù)脑O(shè)計(jì)方案。

　　傳輸系統(tǒng)設(shè)計(jì)

　　傳輸系統(tǒng)的組成結(jié)構(gòu)如圖1所示，主要由兩塊ATCA板和一塊ATCA機(jī)箱背板組成。兩塊ATCA板上各放置一片F(xiàn)PGA作為串行鏈路的兩個(gè)端點(diǎn)，兩片F(xiàn)PGA之間用兩對(duì)差分線進(jìn)行連接，形成雙向各3.125Gbps的串行通信鏈路。為了驗(yàn)證該系統(tǒng)的遠(yuǎn)距離傳輸能力，將兩塊板放置在14槽ATCA機(jī)箱的物理槽位1和物理槽位14，此時(shí)總的傳輸距離大約為40英寸。

　　圖1 高速串行傳輸系統(tǒng)的總體結(jié)構(gòu)

　　由于已有ATCA機(jī)箱的背板性能不可更改，本文主要的設(shè)計(jì)集中在ATCA單板的設(shè)計(jì)上，主要是單板的疊層設(shè)計(jì)、作為傳輸端點(diǎn)的FPGA的供電設(shè)計(jì)、串行傳輸?shù)膮⒖紩r(shí)鐘設(shè)計(jì)以及FPGA內(nèi)部GTP收發(fā)器單元的參數(shù)調(diào)節(jié)。

　　疊層設(shè)計(jì)

　　疊層設(shè)計(jì)是其他設(shè)計(jì)的基礎(chǔ)，本系統(tǒng)在設(shè)計(jì)疊層結(jié)構(gòu)的時(shí)候主要考慮了兩個(gè)方面：一是讓所有的GTP收發(fā)差分線布于帶狀線信號(hào)層而不是單邊耦合的微帶線信號(hào)層。雖然帶狀線比微帶線損耗大一些，但是帶狀線的阻抗更可控一些，而且與交流地平面的耦合更好，有利于高速信號(hào)的回流;二是為了減少GTP單元的供電噪聲，采用三個(gè)電源平面分別給串行收發(fā)器的三種模擬電源AVTT(端接電源)、AVCC(內(nèi)部電路電源)、AVPLL(PLL電源)進(jìn)行供電。具體的疊層結(jié)構(gòu)如圖2所示。

　　圖2 疊層結(jié)構(gòu)的設(shè)計(jì)

　　電源設(shè)計(jì)

　　GTP模擬供電電源的噪聲情況是影響GTP性能的重要因素之一。除了在設(shè)計(jì)疊層的時(shí)候讓GTP的三個(gè)模擬電源分別分配到一個(gè)單獨(dú)的平面上并配上地平面進(jìn)行耦合外，還在外部為每個(gè)電源管腳都串聯(lián)一個(gè)磁珠，再并聯(lián)一個(gè)0.22μf的電容形成一個(gè)LC低通濾波器對(duì)電源進(jìn)行濾波。GTP的模擬電源都采用低噪聲的LDO電源芯片TPS74401進(jìn)行供給，輸出電壓的紋波小于50mV。

　　時(shí)鐘設(shè)計(jì)

　　高速串行收發(fā)器的參考時(shí)鐘是另一個(gè)影響信號(hào)傳輸質(zhì)量的重要因素。本系統(tǒng)使用具有強(qiáng)大clock clean功能的時(shí)鐘合成芯片LMK03001C來(lái)產(chǎn)生串行收發(fā)器的參考時(shí)鐘。其輸出時(shí)鐘的最大均方根抖動(dòng)(RMS jitter)小于550fs，占空比為50%，輸出時(shí)鐘電平標(biāo)準(zhǔn)具有LVDS和LVPECL兩種。其輸出時(shí)鐘的頻率可以靈活編程設(shè)置，從而可以滿足不同傳輸速率的要求，使本系統(tǒng)可以適應(yīng)多種串行傳輸協(xié)議的實(shí)現(xiàn)。