CADENCE推出驗證組件集成管理和多語言

      Cadence設計系統(tǒng)公司推出了Universal Verification Components(UVCs)。它是可復用驗證IP（VIP）的一個新產(chǎn)品，能將兼容性管理和多語言的靈活性與基于模擬的測試環(huán)境先進

技術(shù)相集成。UVC能降低質(zhì)量和進度延遲的風險，以及對特殊協(xié)議專業(yè)技術(shù)的要求。這使得設計公司能將精力集中在自己的核心商業(yè)價值上－設計差異化。 

       全新的Cadence®驗證組件IP包括一個獨特的可執(zhí)行驗證計劃（vPlan），用以驅(qū)動驗證過程的管理并自動檢驗協(xié)議的兼容性。此外，UVC是業(yè)界唯一的對IEEE支持的所有標準語言提供支持的VIP， 包括用于測試環(huán)境的SystemVerilog 和e，以及用于設計的SystemC、VHDL和ystemVerilog。

       Cadence將推出客戶最需要的用于協(xié)議的UVC，如ARM公司的AMBA AHB和AXI、PCI Express、以太網(wǎng)和USB等。 UVC擴展了Cadence公司現(xiàn)有的測試環(huán)境驗證IP技術(shù)組合。每一個UVC都針對協(xié)議規(guī)范經(jīng)過預先驗證，并基于Cadence被業(yè)界肯定的能實現(xiàn)“即插即用”的Plan-to-Closure 方法學。借助這種新一代的VIP，客戶可以使用高度集成的設計方法學，極大地縮短設計周期，簡化模塊、芯片和系統(tǒng)級驗證環(huán)境的使用。憑借強大的技術(shù)組合、設計方法學和基于工藝自動化的性能，UVC提供一個可靠的多語言解決方案，使每一位設計師或驗證師從中受益。 


       “隨著設計和驗證挑戰(zhàn)日益復雜，越來越多的客戶要求YOGITECH公司與之分享其深入的專有技術(shù)和驗證IP，以改善其生產(chǎn)率和驗證過程的可預測性，” YOGITECH公司首席執(zhí)行官Silvano Motto說，“作為Cadence驗證聯(lián)盟的長期合作伙伴和Incisive驗證IP提供商，我們清楚地看到我們的客戶在努力實現(xiàn)協(xié)議兼容和驗證收斂時，基于vPlan的UVC將帶給他們的巨大價值。” 

       “已有數(shù)千個客戶項目通過使用我們的預驗證組件獲得了巨大成功，” Cadence公司驗證部門全球副總裁Steve Glaser說，“我們正利用被業(yè)界肯定的專有技術(shù)，為客戶提供下一代多語言通用驗證組件，幫助我們的客戶更快地實現(xiàn)從計劃到驗證收斂’。”UVC業(yè)已上市。其客戶范圍將于2006年第三季度進一步擴大。