25G高速無源通道的設計挑戰(zhàn)

　　傳輸鏈路中只要存在阻抗不連續(xù)，就會產生反射。S參數(shù)中用來表征反射的參數(shù)是S11，也就是常說的回波損耗。設計者要做的就是盡可能的控制無源通道中的阻抗。布線的阻抗較易控制，難于控制之處主要在于過孔和連接器(圖6)。對于連接器來說，設計者可以控制的是分支(stub)的長度。此長度越長，阻抗越不連續(xù)，反射將越厲害。對于背板，通常采用背鉆來保證。而對于過孔來說，除了要將其插損控制在最小值外，還要將其阻抗控制與傳輸線盡可能一致。

　　圖6：阻抗的不連續(xù)點分別由連接器和過孔所引起(興森快捷高速實驗室的某實測案例)。

　　此外，反射不僅會引起過沖和振鈴等信號質量的下降，而且還會給整個通道帶來額外的損耗。CEI-25G LR規(guī)范規(guī)定，回波損耗在整個奈奎斯特頻率范圍內要約優(yōu)于-10dB，這樣回波損耗所引起的插損將被控制在約0.5dB以內。而10G BASE GEN2則更是規(guī)定回損要約優(yōu)于-20dB，這樣回損所引起的插損才可忽略不計。

　　選擇有精密制造能力的供應商也至關重要。只有嚴格按照設計意圖進行生產制造的PCB，才能更好地保證阻抗可控。對于阻抗受控的PCB，PCB板廠商通常采用在PCB旁附加測試條(通常稱為附連邊)來測試傳輸線的阻抗。對這一點設計者需要尤其注意，某些時候測試條上的傳輸線阻抗和PCB上的傳輸線阻抗并不能良好地對應，需要設計者在設計PCB時保證設計的正確性。目前國內已有極個別廠商能夠直接檢驗PCB板上的阻抗連續(xù)性(并非檢驗測試條上的阻抗)。

　　多通道串擾

　　由于下一代100Gbps 網絡大多會采用4 x 25Gbps的架構，所以相鄰通道間的串擾表征將無法避免。由于走線間的距離可以通過犧牲布線密度來調節(jié)，所以鏈路上串擾最大的地方仍將發(fā)生在連接器端。串擾不僅會在幅度上帶來噪聲，同時還會引起時序上的抖動，這造成無用信號反射等信號的完整性問題。

　　對串擾進行仿真是一個難題，難度主要體現(xiàn)在高速連接器的串擾建模不易。一般連接器廠商給出的S參數(shù)或Spice模型僅局限于連接器的本身，當裝配到PCB(如背板)以后，模型的精確建立和修正將形成挑戰(zhàn)。材料特性、幾何尺寸、是否背鉆和過孔加工精度都將成為決定性因素。而當串擾模型被比較準確地建立起來之后，又將出現(xiàn)另一個挑戰(zhàn)，那就是多通道碼型信號的生成。要生成各種不同長度的碼型，以及確定是否帶有噪聲和抖動等壓力信號，需要不停地改變或掃描不同通道之間的相位、偏斜和延遲，以找出串擾的最壞情況。

　　除了仿真，也可以測試實際鏈路中的串擾，這樣也能驗證仿真的正確性。對于串擾的測試，傳統(tǒng)上采用VNA或TDR來測試物理結構上的串擾，但所測得的串擾大小與數(shù)據(jù)無關。也就是說，無論是VNA測試出來的串擾幅度，還是TDR測試出來的串擾最強耦合位置，均不能直接指示出是否引起了誤碼或眼圖的惡化。要測試數(shù)據(jù)的相關串擾，需要借助并行通道誤碼儀(圖7)。由于該設備可以級聯(lián)，所以能夠測試多達8個以上干擾通道的情況。

　　圖7：對于一個典型的背板，配置了4個近端串擾和4個遠端串擾，并監(jiān)測受害通道的誤碼和浴盆曲線。

　　圖7所示的配置可以將數(shù)據(jù)相關的串擾很好的表征出來，包括改變碼型發(fā)生器的幅度和去加重，得出浴盆曲線，從而找出串擾對數(shù)據(jù)的最壞影響以及減少串擾和抖動的辦法。興森快捷高速實驗室已利用此設備多次幫助客戶成功地設計出了高速背板并通過了驗證。

　　本文小結

　　當高速串行信號速率急速增進到25Gbps后，發(fā)射端和接收端的信號處理將更加復雜。由于傳輸?shù)男盘柸匀皇荖RZ 碼型，發(fā)射端采用3抽頭(tap)的預加重，接收端采用3抽頭以上的CTLE和DFE兩級均衡來克服通道上的損耗。而要最優(yōu)化配置發(fā)射端和接收端的均衡，則需了解到通道的損耗情況。設計者只需要考慮到影響損耗的各種因素，做好充分的仿真和測試，便可以做到通道可控，包括大家所熟悉的阻抗控制、損耗控制和串擾控制。設計出的通道不僅要滿足規(guī)范，而且還要留有充足的裕量。這樣不僅不會給有源部分造成壓力，而且還會為未來的速率擴展和升級留下余地。