通用網(wǎng)絡(luò)協(xié)議一致性測(cè)試平臺(tái)的設(shè)計(jì)與研究

CPU主要用于接收來(lái)自控制機(jī)的網(wǎng)絡(luò)、協(xié)議、算法參數(shù)并生成實(shí)現(xiàn)網(wǎng)絡(luò)協(xié)議的測(cè)試套集，它可以直接對(duì)被測(cè)設(shè)備發(fā)送或者接收測(cè)試流，或者通過(guò)自定義總線將測(cè)試套集存儲(chǔ)在SRAM中，以實(shí)現(xiàn)快速的測(cè)試；它還實(shí)現(xiàn)對(duì)外圍配套器件的控制，包括DDR、Flash、噪聲、日歷時(shí)鐘以及譯碼等。CPU的PCI總線轉(zhuǎn)換出一個(gè)網(wǎng)絡(luò)，作為測(cè)試機(jī)的控制口，與控制機(jī)進(jìn)行通信。CPU的串口總線接出一個(gè)RS232串口。
CPLD主要用于CPU啟動(dòng)、數(shù)據(jù)總線的譯碼、FPGA邏輯配置等處理。
FPGA主要用于網(wǎng)絡(luò)接口處理和測(cè)試流發(fā)送、接收。首先，它提供兩個(gè)軟MAC核與PHY芯片相連實(shí)現(xiàn)DUT的發(fā)送和接收網(wǎng)口；其次，它提供另外兩個(gè)軟MAC核可以允許CPU直接與DUT進(jìn)行發(fā)送接收測(cè)試流；也可以調(diào)用外部SRAM實(shí)現(xiàn)測(cè)試流發(fā)送接收等操作。FPGA和CPU之間有兩種不同的通訊接口，一種是數(shù)據(jù)總線接口，用于傳輸基本配置信息、狀態(tài)信息和SRAM數(shù)據(jù)；一種是RGMII網(wǎng)口接口，用于傳輸測(cè)試流數(shù)據(jù)。
2．2．2 軟件組成
CPU軟件使用裁剪的定制LINUX操作系統(tǒng)，內(nèi)核版本2．6以上，配IPv4協(xié)議棧等。CPU要實(shí)現(xiàn)的軟件功能比較多，軟件模塊有以下幾個(gè)：
(1)與控制機(jī)的通信模塊：負(fù)責(zé)接收來(lái)自控制機(jī)的網(wǎng)絡(luò)、協(xié)議、算法參數(shù)以及其他命令，并回送測(cè)試結(jié)果。
(2)算法實(shí)現(xiàn)模塊：實(shí)現(xiàn)協(xié)議中需要的算法。
(3)套集生成模塊：這是實(shí)現(xiàn)一個(gè)協(xié)議所需要的IP包的集合，包括發(fā)送的IP包和接收的IP包。每個(gè)不同的協(xié)議將產(chǎn)生定制的套集。每個(gè)套集的主要流程就是生成指定的某個(gè)協(xié)議所需IP包的過(guò)程。但是在協(xié)議的實(shí)現(xiàn)上，會(huì)按照協(xié)議的要求對(duì)相應(yīng)的字段進(jìn)行邊界測(cè)試、正確性和錯(cuò)誤測(cè)試。并體現(xiàn)在不同的測(cè)試流里。
(4)測(cè)試流發(fā)送模塊：將存儲(chǔ)在SRAM里的測(cè)試流發(fā)送至DUT。
(5)測(cè)試流接收模塊：接收DUT發(fā)出的響應(yīng)流，存儲(chǔ)在SRAM里。
(6)結(jié)果的協(xié)議分析模塊：CPU接收到測(cè)試流后，將其按照協(xié)議要求拆分成各個(gè)字段，并與協(xié)議進(jìn)行比對(duì)分析。并將結(jié)果發(fā)送到與控制機(jī)的通信模塊。
在發(fā)送IP包和接收IP包有關(guān)聯(lián)的情況下，比如IV向量由接收包傳遞過(guò)來(lái)后才能確定下一包發(fā)送的內(nèi)容，必須由CPU直接進(jìn)行測(cè)試。
在協(xié)議比較簡(jiǎn)單，發(fā)送IP包和接收IP包沒(méi)有關(guān)聯(lián)的情況下，可以將測(cè)試套集裝載在SRAM里，由FPGA進(jìn)行測(cè)試。這種情況下，也可以測(cè)試DUT的性能。

3 工作流程與測(cè)試內(nèi)容
協(xié)議一致性測(cè)試的主要過(guò)程包括：標(biāo)準(zhǔn)測(cè)試套集生成、測(cè)試執(zhí)行、結(jié)果分析三個(gè)部分。標(biāo)準(zhǔn)測(cè)試套集是通過(guò)分析協(xié)議來(lái)確定要測(cè)試的各個(gè)方面，從而產(chǎn)生測(cè)試用例的集合；測(cè)試執(zhí)行為測(cè)試用例的運(yùn)行過(guò)程；接收數(shù)據(jù)分析是對(duì)測(cè)試結(jié)果進(jìn)行分析，從而得到協(xié)議實(shí)現(xiàn)與協(xié)議說(shuō)明是否一致的判決。如圖3所示。

協(xié)議一致性測(cè)試的內(nèi)容包括三個(gè)方面：一是協(xié)議格式、完整性的一致性測(cè)試，能夠正確識(shí)別收到的協(xié)議，并且按照協(xié)議做出正確的響應(yīng)，響應(yīng)的格式要與協(xié)議一致。二是測(cè)試協(xié)議中包含的算法的正確性。要能夠正確地加密和解密相應(yīng)的信息。三是要對(duì)協(xié)議的實(shí)現(xiàn)過(guò)程包括握手、協(xié)商等進(jìn)行一致性測(cè)試。

4 測(cè)試套集的生成方法
測(cè)試套集的生成方法理論上有可達(dá)性分析與測(cè)試序列兩種?？蛇_(dá)性分析是從一個(gè)初始狀態(tài)出發(fā)，生成并檢查系統(tǒng)能夠到達(dá)的所有狀態(tài)。測(cè)試序列方法是針對(duì)FSM中的單個(gè)轉(zhuǎn)移生成的測(cè)試子序列，再將這些測(cè)試子序列連接起來(lái)作為完整的測(cè)試序列。
通用平臺(tái)對(duì)測(cè)試套集的生成方法不作限定。因?yàn)榫W(wǎng)絡(luò)協(xié)議千差萬(wàn)別，套用某一個(gè)方法是不現(xiàn)實(shí)的。因此不論什么方法，即使是手工方法，只要能夠正確地詮釋協(xié)議，生成的測(cè)試套集符合套集接口要求都可以直接輸入到平臺(tái)上實(shí)施測(cè)試。套集可以是完整的協(xié)議測(cè)試，也可以是某個(gè)協(xié)議測(cè)試套集的一部分。這樣大大方便了協(xié)議測(cè)試套集的調(diào)試與測(cè)試。
通用平臺(tái)也提供了一種測(cè)試套集的生成方法。就是將協(xié)議的分析過(guò)程體現(xiàn)在控制機(jī)的界面上，在界面上對(duì)協(xié)議進(jìn)行分割，確定轉(zhuǎn)移點(diǎn)和子序列，并給出子序列的數(shù)據(jù)范圍。然后CPU的套集生成軟件將這些轉(zhuǎn)移點(diǎn)和子序列通過(guò)組合連接起來(lái)，形成測(cè)試套集。

5 結(jié)束語(yǔ)
在協(xié)議一致性測(cè)試的需求越來(lái)越迫切的同時(shí)，協(xié)議的功能越來(lái)越強(qiáng)，復(fù)雜性也越來(lái)越高，使得測(cè)試難度越來(lái)越大。通用平臺(tái)的硬件設(shè)計(jì)為以后協(xié)議的發(fā)展做好了可持續(xù)發(fā)展的基礎(chǔ)，而軟件設(shè)計(jì)也將提供開(kāi)源和穩(wěn)定的接口以供協(xié)議的發(fā)展，增加對(duì)協(xié)議的支持。