4G無線球形檢測器在FPGA的應(yīng)用
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對 4x4 矩陣，我們使用了 1 個對角線單元和 7 個非對角線單元。分解單個矩陣所花的處理時間為 4x4=16 個數(shù)據(jù)周期，而該設(shè)計交付數(shù)據(jù)的速度是每三個時鐘周期一個樣本，因此分解單個矩陣的所用的總時長為 3x4x4=48 個時鐘周期（低于可用的 64 個時鐘周期）。我們對分解后的矩陣使用了回代法（back subsTItution），同時以相同的 TDM 方式進一步進行了重新排序操作。
球形檢測器采用PED 單元進行范數(shù)計算。根據(jù)樹的層次，我們采用了三種不同類型的 PED 單元。根節(jié)點 PED 模塊負責(zé)計算所有可能的 PED。二級 PED 模塊針對上一級計算得出的 8 個幸存路徑計算出 8 個可能的 PED。這樣在樹的下一級索引中，我們就有 64 個生成的 PED。第三種類型的PED模塊用于其它樹級，負責(zé)計算上一級計算出的所有 PED 的最鄰近的節(jié)點 PED。
球形檢測器 (SD) 的流水線架構(gòu)可以在每個時鐘周期中處理數(shù)據(jù)。其結(jié)果就是樹的每級只需要一個 PED 模塊。因此，對 4x4 64-QAM 系統(tǒng)而言，PED 單元的總數(shù)為 8，與樹的級數(shù)相等。
SD 可以采用硬解碼和軟解碼兩種類型的解碼技術(shù)。硬解碼能夠用貫穿樹的各級的最小距離矩陣度量次序；軟解碼，用對數(shù)似然比來代表輸出的每個比特。對數(shù)似然比一般被當作優(yōu)先輸入值提供給信道解碼器，比如 turbo 解碼器。
FPGA資源占用
實施和仿真包括圖 2 所示的檢測過程，但不包括軟輸出生成模塊。目標芯片是 Virtex-5 XC5VFX130T-2FF1738 FPGA。設(shè)計的時鐘頻率為 225MHz，可用的數(shù)據(jù)率為 83.965Mb/s。
表 1 顯示了設(shè)計中每個主要功能單元的資源占用情況。利用率 (%) 表示 FPGA 面積占XC5VFX130T 器件總面積的百分比。
表 1. 按子系統(tǒng)劃分的資源占用情況
System Generator 和基于模型的設(shè)計
我們使用針對 DSP 設(shè)計流程的賽靈思 System Generator 實現(xiàn)了完整的硬判鏈。設(shè)計驗證工作不僅使用了 MATLAB?/Simulink? 環(huán)境的仿真語義，還有 System Generator 的協(xié)同仿真功能。信道矩陣參數(shù)的同相部分和正交部分從正常的分布得出，并由 MATLAB 交付給System Generator 建模環(huán)境。我們同樣使用這種仿真框架進行了比特誤碼率計算。圖 4 對我們的定點硬判決設(shè)計 BER 曲線、浮點硬判決設(shè)計BER曲線和最佳 ML 參考曲線進行了比較。我們通過對賽靈思 ML510 開發(fā)平臺進行基于以太網(wǎng)的硬件協(xié)仿真，開發(fā)出了該設(shè)計的硬件演示。信道矩陣參數(shù)采用賽靈思 AWGN IP核發(fā)送給球形檢測器。我們通過把設(shè)計嵌入到自同步 BER 測試器來計算 BER。該儀器能夠向檢測器發(fā)送輸入并捕獲誤碼。
圖 4. 4x4 64-QAM的浮點 MATLAB 仿真（硬判決）、System Generator
設(shè)計（硬判決）BER 曲線與最大似然曲線相比
本文就采用空分復(fù)用 MIMO 的通信系統(tǒng)使用的球形檢測器進行了簡要介紹。我們詳細探討了球形檢測器和信道矩陣預(yù)處理器的架構(gòu)情況。實現(xiàn)預(yù)處理的方法有許多種，雖然我們的方法在計算上要復(fù)雜一點，但得出的 BER 性能接近最大似然。雖然我們的討論是圍繞 WiMAX 進行的，設(shè)計人員可以把其中的許多方法用于 3G LTE（長期演進）無線系統(tǒng)。
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