一種雷達(dá)通用信號處理系統(tǒng)的實現(xiàn)與應(yīng)用

摘要：鑒于FPGA和DSP各自的優(yōu)勢，F(xiàn)PGA+DSP信號處理架構(gòu)，已成為信號處理系統(tǒng)的常用結(jié)構(gòu)。但目前此結(jié)構(gòu)處理平臺功能固定、通用性差，或?qū)ζ脚_的介紹缺乏具體實現(xiàn)。文中針對以上兩點提出一種通用信號處理系統(tǒng)。該系統(tǒng)不僅將兩種處理器的優(yōu)點集于一身，并且具有很強(qiáng)的通用性，可以應(yīng)用于不同的雷達(dá)系統(tǒng)。最后分別列舉了該系統(tǒng)在連續(xù)波雷達(dá)和脈沖雷達(dá)中的一種典型應(yīng)用。
關(guān)鍵詞：FPGA；DSP；信號處理；拓?fù)浣Y(jié)構(gòu)

FPGA是一種現(xiàn)場可編程器件，設(shè)計靈活方便可以反復(fù)修改內(nèi)部邏輯，適用于算法結(jié)構(gòu)比較簡單、處理速度較高的情況。DSP是一種基于指令集的處理器，適于大信息、復(fù)雜算法的信息處理場合。鑒于兩種處理器件自身優(yōu)勢，F(xiàn)PGA+DSP信號處理架構(gòu)，已成為信號處理系統(tǒng)的常用結(jié)構(gòu)。但當(dāng)前FPGA+DSP的信號處理平臺或者是基于某些固定目的，實現(xiàn)某些固定功能，系統(tǒng)的移植性、通用性較差。或者僅僅簡要介紹了平臺的結(jié)構(gòu)沒有給出一些具體的實現(xiàn)。
本文提出的基于FPGA+DSP通用信號處理平臺具有兩種處理器的優(yōu)點，兼頤速度和靈活性，而且可以應(yīng)用在不同雷達(dá)信號處理系統(tǒng)中，具有很強(qiáng)的通用性。本文舉例說明該系統(tǒng)在連續(xù)波雷達(dá)和脈沖雷達(dá)中的典型應(yīng)用。

1 系統(tǒng)資源概述
1．1 處理器介紹
本系統(tǒng)FPGA選擇Altera公司的EP2S60F1020。Stratix II FPGA采用TSMC的90 nm低k絕緣工藝技術(shù)。Stratix II FPGA支持高達(dá)1 Gb·s-1的高速差分I／O信號，滿足新興接口包括LVDS，LNPECL和HyperTransport標(biāo)準(zhǔn)的高性能需求，支持各種單端I／O接口標(biāo)準(zhǔn)。EP2S60系列內(nèi)部有48 352個ALUT；具有2 544 192 bit的RAM塊，其中M512 RAM(512 bit)329個，M4K RAM(4 kbit)255個，M-RAM(512 kbit)2個。具有嵌入式DSP塊36個，等效18bit×18bit乘法器144個；具有加強(qiáng)型鎖相環(huán)EPLL 4個，快速鎖相環(huán)FPLL 8個。這些鎖相環(huán)具有高端功能包括時鐘切換，PLL重新配置，擴(kuò)頻時鐘，頻率綜合，可編程相位偏移，可編程延遲偏移，外部反饋和可編程帶寬等。
本系統(tǒng)DSP選擇ADI公司的ADSP TS201。它有高達(dá)600 MHz的運(yùn)行速度，1．6 ns的指令周期；有24 MB的片內(nèi)DRAM；雙運(yùn)算模塊，每個計算塊包含1個ALU，一個乘法器，1個移位器，1個寄存器組和1個通信邏輯單元(CLU)；雙整數(shù)ALU，提供數(shù)據(jù)尋址和指針操作功能；集成I／O接口，包括14通道的DMA控制器，外部端口，4個鏈路口，SDRAM控制器，可編程標(biāo)識引腳，2個定時器和定時器輸出引腳等用于系統(tǒng)連接；IEEE1 149．1兼容的JTAG端口用于在線仿真；通過共享總線可以無縫連接多達(dá)8個TigerSHARC DSP。
1．2 FPGA+DSP結(jié)構(gòu)
由于FPGA和DSP各自的自身優(yōu)勢，F(xiàn)PGA+DSP信號處理架構(gòu)已成為信號處理系統(tǒng)的常用結(jié)構(gòu)。一般情況下FPGA+DSP的拓?fù)浣Y(jié)構(gòu)會根據(jù)需要進(jìn)行不同的連接，這就導(dǎo)致這種結(jié)構(gòu)的專用性，缺乏靈活性。對于一個通用處理平臺要考慮到各種不同的信號通路，因此大部分通用FPGA+ DSP平臺都采取各個處理器間均有通路的方式。這種拓?fù)浣Y(jié)構(gòu)靈活方便，可以滿足各種不同的通路需求，這種結(jié)構(gòu)的缺點就是硬件設(shè)計的復(fù)雜以及可能會有資源浪費。對于這種通用FPGA+DSP結(jié)構(gòu)，F(xiàn)PGA與各個DSP之間均有連接，不同之處便是DSP之間的拓?fù)浣Y(jié)構(gòu)。一般分兩種，一是高速外部總線口耦合結(jié)構(gòu)組成多DSP系統(tǒng)，這種結(jié)構(gòu)可以實現(xiàn)多DSP共享系統(tǒng)內(nèi)的資源，系統(tǒng)內(nèi)的個處理器可以共享RAM，SDRAM和主機(jī)等資源，還可共享其他處理器核內(nèi)資源。這種結(jié)構(gòu)的長處就在資源共享上，但這種結(jié)構(gòu)的PCB設(shè)計十分困難，而且當(dāng)總線負(fù)載較重時速度很難提高，要達(dá)到50～60 MHz的數(shù)據(jù)速率都很難。另外一種結(jié)構(gòu)就是高速鏈路口耦合結(jié)構(gòu)。ADSP TS201有4個高速鏈路口內(nèi)核時鐘600 MHz時，單向數(shù)據(jù)傳輸率最高可達(dá)600 MHz。高速鏈路口通信是點對點的，這是它的局限，但也帶來的一個優(yōu)點就是較高的傳輸可靠性。在本信號處理系統(tǒng)中采用第2種結(jié)構(gòu)。
1．3 本信號處理系統(tǒng)的硬件結(jié)構(gòu)
在充分考慮系統(tǒng)的通用性能上，本系統(tǒng)在硬件結(jié)構(gòu)上采用1片F(xiàn)PGA與4片DSP的拓?fù)浣Y(jié)構(gòu)。每片DSP與FPGA分別有一路鏈路口相連，4片DSP之間由鏈路口相連，同時，DSPA與DSPD分別有64位的數(shù)據(jù)總線與FPGA相連。這種拓?fù)浣Y(jié)構(gòu)使得任意兩片DSP之間都可以連通，對角的DSP可以通過連到FPGA內(nèi)部的鏈路口相互通信。此外，本系統(tǒng)采用一片F(xiàn)LASG存儲DSP程序，對所有DSP進(jìn)行加載。DSPB，DSPC分別連有32×64 Mbit的SDRAM，對DSP的內(nèi)存空間進(jìn)行了擴(kuò)展，便于大量數(shù)據(jù)處理，如圖1所示。