異步FIFO在FPGA與DSP通信中的運(yùn)用

摘要 利用異步FIFO實(shí)現(xiàn)FPGA與DSP進(jìn)行數(shù)據(jù)通信的方案。FPGA在寫時(shí)鐘的控制下將數(shù)據(jù)寫入FIFO，再與DSP進(jìn)行握手后，DSP通過EMIFA接口將數(shù)據(jù)讀入。文中給出了異步FIFO的實(shí)現(xiàn)代碼和FPGA與DSP的硬件連接電路。經(jīng)驗(yàn)證，利用異步FIFO的方法，在FPGA與DSP通信中的應(yīng)用，具有傳輸速度快、穩(wěn)定可靠、實(shí)現(xiàn)方便的優(yōu)點(diǎn)。
關(guān)鍵詞 異步FIFO；FPGA與DSP數(shù)據(jù)通信；EMIFA

在目前電子系統(tǒng)的設(shè)計(jì)中，DSP+FPGA架構(gòu)越來越多，其原因在于該架構(gòu)兼顧了速度和靈活性。通用DSP的優(yōu)點(diǎn)是通過編程可以廣泛應(yīng)用到產(chǎn)品中，并且主流制造商生產(chǎn)的DSP已能滿足算法控制結(jié)構(gòu)復(fù)雜、運(yùn)算速度高、尋址方式靈活和通信性能強(qiáng)大等需求。但是傳統(tǒng)的DSP采用馮-諾依曼結(jié)構(gòu)或某種類型擴(kuò)展。此種結(jié)構(gòu)本質(zhì)上是串行的，因此遇到需處理的數(shù)據(jù)量大，對處理速度要求高，但是對運(yùn)算結(jié)構(gòu)相對比較簡單的底層信號處理算法則顯不出優(yōu)點(diǎn)，適合采用FPGA硬件實(shí)現(xiàn)。而采用DSP+FPGA的數(shù)字硬件系統(tǒng)就可以把二者優(yōu)點(diǎn)結(jié)合起來，兼顧速度和靈活性，既滿足底層信號處理要求，又滿足高層信號處理要求。采用此架構(gòu)，就不可避免地遇到FPGA與DSP之間數(shù)據(jù)通信的問題。本文討論了異步FIFO在FPGA與DSP通信中的運(yùn)用，該方法具有傳輸速度快，穩(wěn)定可靠并且實(shí)現(xiàn)方便等優(yōu)點(diǎn)。

1 異步FIFO的結(jié)構(gòu)
由于FPGA和DSP具有各自的全局時(shí)鐘，將FPGA中的數(shù)據(jù)傳遞給DSP時(shí)，也就是將數(shù)據(jù)從一個(gè)時(shí)鐘域傳遞到另一個(gè)時(shí)鐘域，并且目標(biāo)時(shí)鐘域與源時(shí)鐘域是不相關(guān)的，因此這些域中的動作也是不相關(guān)的，從而消除了同步操作的可能性，并使系統(tǒng)重復(fù)地進(jìn)入亞穩(wěn)定狀態(tài)。亞穩(wěn)態(tài)也就是觸發(fā)器工作在一種不確定的狀態(tài)，這種不確定的狀態(tài)將會影響到下一級觸發(fā)器，最終導(dǎo)致連鎖反應(yīng)，從而使整個(gè)系統(tǒng)功能失常。當(dāng)有大量的數(shù)據(jù)需要進(jìn)行跨時(shí)鐘域傳輸且對數(shù)據(jù)傳輸速度要求比較高的場合，克服亞穩(wěn)態(tài)實(shí)現(xiàn)數(shù)據(jù)的高速穩(wěn)定傳輸，異步FIFO是一種簡單、快捷的解決方案。
FIFO(First In First Out)是一種先進(jìn)先出的數(shù)據(jù)緩存器，而異步FIFO是用一種時(shí)鐘寫入數(shù)據(jù)，用另一種時(shí)鐘讀出數(shù)據(jù)。以FPGA向DSP傳輸數(shù)據(jù)為例，F(xiàn)PGA產(chǎn)生寫時(shí)鐘，在寫時(shí)鐘的控制下同步向FIFO中寫入數(shù)據(jù)，并且使相應(yīng)的寫指針增加1；DSP提供讀時(shí)鐘，在讀時(shí)鐘的控制下同步地從FIFO中取出數(shù)據(jù)，并且使相應(yīng)的讀指針增加1。這里唯一的跨時(shí)鐘域操作就是對FIFO空或滿的判斷。如何根據(jù)異步的讀、寫指針信號產(chǎn)生正確的空、滿標(biāo)志，保證數(shù)據(jù)正確的寫入或讀出，而不發(fā)生溢出或讀空的狀態(tài)出現(xiàn)。就必須保證FIFO在滿的情況下，不能進(jìn)行寫操作，在空的狀態(tài)下不能進(jìn)行讀操作，這是異步FIFO設(shè)計(jì)的關(guān)鍵。
判斷FIFO為空還是滿，本文采用如下算法：構(gòu)造一個(gè)指針寬度為N+1，深度為2N Byte的FIFO，當(dāng)讀、寫指針的二進(jìn)制碼中最高位不一致而其他N位都相等時(shí)，F(xiàn)IFO為滿。當(dāng)讀、寫指針完全相等時(shí)，F(xiàn)IFO為空。例如：一個(gè)深度為8 Byte的FIFO，F(xiàn)IFO_WIDTH=8，F(xiàn)IFO_DEPTH=2N= 8，N=3，指針寬度為N+1=4。起初rd_ptr_bin和wr_ptr_bin均為“0000”。此時(shí)FIFO中寫入8 Byte的數(shù)據(jù)，wr_ptr_bin=“1000”，rd_ptr_ bin=“0000”。當(dāng)然，這就是滿條件?，F(xiàn)在，假設(shè)執(zhí)行了8次讀操作，使得rd_ptr_bin=“1000”，這就是空條件。另外的8次寫操作將使wr_ ptr_bin等于“0000”，但rd_ptr_bin仍然等于“1000”，因此FIFO為滿條件。顯然起始指針無需為“0000”。假設(shè)它為“0100”，并且FIFO為空，那么寫入8 Byte會使wr_ptr_bin=“1100”，rd_ptr_bin仍為“0100”。這說明FIFO為滿。
不可以將讀、寫指針直接比較，因?yàn)樽x、寫指針在不同的時(shí)鐘域，直接比較會出現(xiàn)亞穩(wěn)態(tài)現(xiàn)象。在涉及到觸發(fā)器的電路中，亞穩(wěn)態(tài)無法徹底消除，只能將其發(fā)生的概率降到最低。其中的一個(gè)方法就是使用格雷碼。格雷碼在相鄰的兩個(gè)碼元之間只有一位變換。這就避免了讀、寫指針與時(shí)鐘同步的時(shí)候發(fā)生亞穩(wěn)態(tài)現(xiàn)象。另外一種方法就是使用兩級D觸發(fā)器同步，假設(shè)一個(gè)D觸發(fā)器發(fā)生亞穩(wěn)態(tài)的概率為P，那么兩個(gè)級聯(lián)的D觸發(fā)器發(fā)生亞穩(wěn)態(tài)的概率就為P2。
綜上所述，本文設(shè)計(jì)了如圖1所示的FIFO，該FIFO的輸入端口有wclk(寫時(shí)鐘)，rclk(讀時(shí)鐘)，wrst_n(寫復(fù)位)，rrst_n(讀復(fù)位)，sen-dbegin(啟動數(shù)據(jù)發(fā)送，由DSP發(fā)送給FPGA)，winc(寫使能)，rinc(讀使能)，wdata[DSIZE-1．．0](寫數(shù)據(jù)，以16位數(shù)據(jù)為例)，輸出端口為rdata[DSIZE-1．．0](讀數(shù)據(jù)，16位)，wfull(寫滿標(biāo)志)，rempty(讀空標(biāo)志)，ready(數(shù)據(jù)準(zhǔn)備好，由FPGA發(fā)送給DSP)。該FIFO的深度設(shè)為2 048，即一共有2 048個(gè)16位數(shù)據(jù)存貯單元，當(dāng)寫復(fù)位無效，寫使能有效時(shí)，F(xiàn)PGA就在寫時(shí)鐘的控制下將數(shù)據(jù)寫入FIFO中，當(dāng)寫滿約定的字符數(shù)時(shí)，將數(shù)據(jù)準(zhǔn)備好信號置為有效，通知DSP可以取數(shù)據(jù)，當(dāng)FIFO寫滿情況出現(xiàn)時(shí)，寫滿標(biāo)志置為有效，阻止繼續(xù)向FIFO中寫入數(shù)據(jù)。當(dāng)FIFO接收到DSP發(fā)來的啟動數(shù)據(jù)發(fā)送信號且讀使能信號均為有效時(shí)，F(xiàn)IFO就在DSP發(fā)來的讀時(shí)鐘的控制下，依次將數(shù)據(jù)放到16位讀數(shù)據(jù)端，供DSP讀取。