應(yīng)用于頻率合成器的寬分頻比CMOS可編程分頻器設(shè)計(jì)

在這種結(jié)構(gòu)中，檢測(cè)和置數(shù)的整個(gè)過程必須在輸入信號(hào)的一個(gè)周期內(nèi)完成，從而限制了分頻器的工作頻率。下面通過對(duì)傳統(tǒng)檢測(cè)置數(shù)邏輯的時(shí)序分析來說明在輸入頻率較高時(shí)出現(xiàn)掉脈沖的現(xiàn)象，其時(shí)序圖如圖6所示，其中fin為分頻器的輸入信號(hào)，fp為4／5分頻器的輸出信號(hào)，同時(shí)作為DFF-RE的復(fù)位信號(hào)，Ld0為P計(jì)數(shù)器計(jì)數(shù)到0時(shí)的檢測(cè)組合邏輯電路輸出的信號(hào)，Ld為置數(shù)使能信號(hào)，即DFF-RE的輸出信號(hào)，Mode為控制4／5分頻器分頻數(shù)的信號(hào)。由圖中可知，在P計(jì)數(shù)器減計(jì)數(shù)到0時(shí)，檢測(cè)邏輯輸出一個(gè)脈沖(Ld0)，從P計(jì)數(shù)到0到檢測(cè)脈沖信號(hào)產(chǎn)生有一個(gè)門延遲的t0，檢測(cè)脈沖到置數(shù)脈沖(Ld)的產(chǎn)生延遲時(shí)間為t1，Mode信號(hào)的產(chǎn)生延遲為t2。故從檢測(cè)到Mode信號(hào)上升沿的總延遲時(shí)間為t0+t1+t2，若這個(gè)總延遲時(shí)間大于了一個(gè)輸入信號(hào)的周期，如圖6所示，Mode信號(hào)控制的4／5預(yù)分頻器本該2次5分頻變?yōu)?次5分頻和1次4分
頻，從而出現(xiàn)了掉脈沖的現(xiàn)象，最終導(dǎo)致整個(gè)分頻比錯(cuò)誤。

1．3．2 改進(jìn)的檢測(cè)與置數(shù)邏輯設(shè)計(jì)
根據(jù)系統(tǒng)設(shè)計(jì)要求，分頻器工作的最高頻率需達(dá)到4．0 GHz，基于傳統(tǒng)的檢測(cè)置數(shù)邏輯的分頻器很難穩(wěn)定的工作在此頻率下。因此，在該設(shè)計(jì)采用在P計(jì)數(shù)器減計(jì)數(shù)到1檢測(cè)，通過一定的時(shí)序控制下，當(dāng)P計(jì)數(shù)器計(jì)數(shù)到0時(shí)置數(shù)，這樣檢測(cè)和置數(shù)的過程在2個(gè)輸入脈沖周期內(nèi)完成，相對(duì)于計(jì)數(shù)到0檢測(cè)的分頻器，工作頻率可以提高2倍。以下具體分析改進(jìn)后的檢測(cè)置數(shù)邏輯時(shí)序。在改進(jìn)后的檢測(cè)置數(shù)邏輯中，如圖4所示，當(dāng)P計(jì)數(shù)器減計(jì)數(shù)到0000001時(shí)，P計(jì)數(shù)器中DFF3～DFF7的QN端輸出都為1，因此AND0輸出由0變?yōu)?，AND0輸出反相信號(hào)作為DFF-RE復(fù)位端信號(hào)，而4／5分頻器輸出的反相信號(hào)作為DFF-RE的時(shí)鐘信號(hào)。其檢測(cè)和置數(shù)時(shí)序邏輯圖如圖7所示，當(dāng)檢測(cè)到P計(jì)數(shù)到1后，DFF-RE便打開，置數(shù)脈沖的產(chǎn)生延遲為t0，Mode信號(hào)的產(chǎn)生延遲為t1，故由檢測(cè)到Mode上升沿信號(hào)的總延遲為t1+t2，相比圖6，少了一個(gè)門延遲，使得4／5預(yù)分頻器正確的進(jìn)行了2次5分頻，避免了掉脈沖的現(xiàn)象。從對(duì)改進(jìn)的檢測(cè)置數(shù)邏輯時(shí)序分析可知，改進(jìn)后的設(shè)計(jì)使得可編程分頻器能夠工作在更高的頻率下。