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          基于CPRI協(xié)議的光纖通訊設(shè)計與實現(xiàn)
          
						
          
				作者：
				時間：2011-04-12
				來源：網(wǎng)絡(luò)
				
				
				
				
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          2．2 時鐘方案
           采用輸出頻率為61．44MHz的有源晶振為FPGA提供系統(tǒng)基準(zhǔn)時鐘(CLK61)，系統(tǒng)所需的其他頻率時鐘，均可使用FPGA內(nèi)置的時鐘管理模塊，對CLK61進(jìn)行分頻、倍頻及移相而得。SCAN25100有四個時鐘端口，與FPGA相連。系統(tǒng)時鐘方案如圖2所示。
          本文引用地址：http://www.ex-cimer.com/article/156425.htm
          b.JPG

           SCAN25100芯片內(nèi)置振蕩器能夠產(chǎn)生一個30．72MHz時鐘SYSCLK輸出，提供給FPGA作參考時鐘。當(dāng)系統(tǒng)作為REC端時，F(xiàn)PGA需要提供一個30．72MHz時鐘REFCLK，給SCAN25100作為參考時鐘。REFCLK和SYSCLK均使用LVDS差分電平，在FPGA內(nèi)部使用緩沖器IBUFGDS來將輸入差分時鐘信號轉(zhuǎn)為單端時鐘，而使用OBUFDS將單端時鐘轉(zhuǎn)為差分時鐘輸出。
           TXCLK為FPGA輸出給SCAN25100，用于采集輸出數(shù)據(jù)tx_data(9：0)的時鐘。RXCLK為SCAN25100輸出給FPGA，用于采集輸入數(shù)據(jù)rx_data(9：0)的時鐘。TXCLK和RXCLK配置使用INCMOS18電平，均為雙邊沿采集數(shù)據(jù)，其時鐘頻率由用戶根據(jù)需求配置SCAN25100串行接口(DOUT和RIN)的傳輸速率決定。SPMODE(1：0)的配置值決定傳輸速率，對應(yīng)關(guān)系見表1。
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