基于FPGA+DSP的多串口數(shù)據(jù)通信的實現(xiàn)

　　圖3是NIOS II CPU在Quatus中的連線示意圖，即位于中心的inST6模塊。該CPU主要管腳定義如表1所示。

圖3 NIOS II CPU在Quatus中的連線示意圖

表1 CPU主要管腳定義

　　值得說明的是，ts_clk輸入時鐘20.46 MHz即為NIOS IICPU的時鐘頻率，串口波特率為115 200 bps，可由該時鐘分頻得到。DSP6713的EMIF為輸入輸出雙向32位，在本設(shè)計中串口部分僅使用低16位，使用三態(tài)門來控制數(shù)據(jù)流向。三態(tài)門輸入輸出的使能信號是dsp給出的ce空間使能信號ce_6713。

　　串口輸入數(shù)據(jù)先由NIOS II CPU寫入每個串口的輸入緩存，當(dāng)滿足條件時由out_pio管腳向dsp發(fā)出中斷，用以告知其可以讀取相應(yīng)串口的數(shù)據(jù)了，緩存的數(shù)據(jù)由dspread0傳遞至三態(tài)門tri_16.dsp讀取時三態(tài)門為dsp輸入方向，dsp的EMIF數(shù)據(jù)線evm_D隨即出現(xiàn)數(shù)據(jù)，配合EMIF地址線evm_A即可完成串口輸入數(shù)據(jù)向dsp傳遞；當(dāng)dsp有數(shù)據(jù)要經(jīng)串口輸出時，數(shù)據(jù)由dsp的EMIF數(shù)據(jù)線evm_D輸入，dsp通過in_pio向NIOS II CPU發(fā)出中斷信號，請求發(fā)送數(shù)據(jù)。詳細(xì)的發(fā)送接收流程見下文。

　　2 軟件設(shè)計

　　NIOS II CPU的控制代碼部分分為主函數(shù)和各種中斷響應(yīng)函數(shù)。在主函數(shù)里完成寄存器初始化、各串口數(shù)據(jù)輸出的任務(wù)。串口的中斷響應(yīng)函數(shù)則主要完成數(shù)據(jù)的輸入任務(wù)。

　　為了便于FPGA和DSP之間的控制信息交換，每個串口設(shè)有地址固定的長度各為32位（4字節(jié)）的輸入和輸出兩個控制寄存器。通過對各標(biāo)志位的讀寫操作即可實現(xiàn)系統(tǒng)對各串口的控制。串口的輸入控制寄存器定義見表2，輸出控制寄存器與之類似。