基于NIOS II的多串口數(shù)據(jù)通信的實(shí)現(xiàn)

通用異步接收／發(fā)送器(UART)是一種通用串行數(shù)據(jù)總線，用于異步通信，可以實(shí)現(xiàn)全雙工通信。UART IP核是用在外部設(shè)備和Atera FPGA芯片上的SOPC間進(jìn)行串行通信的一種實(shí)現(xiàn)方式。它可以替代RS-232實(shí)現(xiàn)芯片與外設(shè)的輸入／輸出(I／O)操作。
GPS RTK(Real Time Kinematic)可以即時(shí)提供厘米級(jí)的定位解。在進(jìn)行動(dòng)態(tài)定位時(shí)，基準(zhǔn)站將精確已知的GPS坐標(biāo)和觀測(cè)數(shù)據(jù)實(shí)時(shí)用微波鏈路傳給流動(dòng)站，在流動(dòng)站實(shí)時(shí)進(jìn)行差分處理，得到基準(zhǔn)站和流動(dòng)站坐標(biāo)差；坐標(biāo)差加上基準(zhǔn)站坐標(biāo)得到流動(dòng)站每個(gè)點(diǎn)坐標(biāo)。基準(zhǔn)站向終端用戶接收機(jī)提供的信息包括對(duì)GPS衛(wèi)星鐘、星歷數(shù)據(jù)、用戶測(cè)量偽距和載波相位等參數(shù)的修正。
本文所用的信號(hào)處理板可以作為GPS RTK基站使用，可以與其他基站組網(wǎng)接收差分修正數(shù)據(jù)定位或者本身的高精度單點(diǎn)定位輸出定位結(jié)果和差分修正數(shù)據(jù)。作為基準(zhǔn)站，不僅要實(shí)時(shí)輸出精確定位信息，而且需要與外界進(jìn)行差分?jǐn)?shù)據(jù)交換。由于同一時(shí)間需要大量持續(xù)差分?jǐn)?shù)據(jù)的輸入與輸出和用戶控制指令的輸入，設(shè)計(jì)采用了3個(gè)串口。

1 硬件結(jié)構(gòu)
信號(hào)處理板為FPGA+DSP結(jié)構(gòu)，具有多路A／D、D／A轉(zhuǎn)換器件。中頻信號(hào)經(jīng)A／D采樣后進(jìn)入FPGA完成去載波，PRN碼相關(guān)運(yùn)算，IQ變換等操作后由DSP芯片進(jìn)行定位解算。通過(guò)串口輸入的用戶控制指令任意選擇串口對(duì)GPS定位結(jié)果的輸出和GPS差分修正數(shù)據(jù)的輸入輸出。

FPGA芯片上配置了3個(gè)串口，分別為UART0、UART1、UART2，由SOPC Builder分配相對(duì)應(yīng)的存儲(chǔ)映射空間和中斷請(qǐng)求。每個(gè)模塊均使用默認(rèn)的基地址，并分別設(shè)定UART0、UART1、UART2的數(shù)據(jù)輸入中斷請(qǐng)求號(hào)為IRQ1，IRQ2，IRQ3。另外，DSP芯片可能在任意時(shí)刻通過(guò)3個(gè)串口發(fā)送不同數(shù)據(jù)。
如果DSP對(duì)每個(gè)串口發(fā)送數(shù)據(jù)時(shí)均向NIOS II CPU發(fā)出中斷申請(qǐng)，則需要3根PIO管腳，占用太多針腳資源。本實(shí)現(xiàn)方案通過(guò)增加個(gè)串口控制寄存器，僅占用1根PIO管腳。
同時(shí)，對(duì)和DSP芯片進(jìn)行交互控制的PIO信號(hào)分配中斷請(qǐng)求號(hào)為IRQ0。
每個(gè)UART口都有輸入、輸出兩塊RAM作為緩存，數(shù)據(jù)位寬為16bits。其中，串口輸入緩存命名為ReadFromMemInterface，串口輸出緩存命名為WriteToMemIntedace(見圖2)。需要注意的是實(shí)際傳輸數(shù)據(jù)時(shí)，外部設(shè)備的串口參數(shù)的數(shù)據(jù)位長(zhǎng)度設(shè)置為8 bits，因此需要在串口的軟件處理進(jìn)行字與字節(jié)的轉(zhuǎn)換。

圖3是NIOS II CPU在Quatus中的連線示意圖，即位于中心的inst6模塊。該CPU主要管腳定義如表1所示。