基于VHDL的2FSK調(diào)制解調(diào)器設(shè)計(jì)
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時(shí)間：2011-01-11
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3．2 仿真結(jié)果
在MAX+PLUS軟件平臺(tái)上進(jìn)行布局布線(xiàn)后進(jìn)行波形仿真，其中clk為輸入主時(shí)鐘信號(hào)；start為起始信號(hào)，當(dāng)start為“1”的時(shí)候，開(kāi)始解調(diào)；x為輸入信號(hào)，本文中在調(diào)制階段的被調(diào)制信號(hào)，即是調(diào)制信號(hào)中的輸出信號(hào)，y為輸出信號(hào)，在正常情況下y就是在調(diào)制信號(hào)中的輸入信號(hào)，在 q=11時(shí)，m清零。在q=1O時(shí)，根據(jù)m的大小，進(jìn)行對(duì)輸出基帶信號(hào)y的電平的判斷。在q為其它值時(shí)，計(jì)數(shù)器m計(jì)下xx(寄存x信號(hào))的脈沖數(shù)。輸出信號(hào)y滯后輸入信號(hào)×10個(gè)clk。仿真結(jié)果如圖5所示。
4 2FSK調(diào)制解調(diào)器整體設(shè)計(jì)
在整體設(shè)計(jì)過(guò)程中，整體電路如圖6所示，其中x為基帶信號(hào)，y為經(jīng)過(guò)調(diào)制解調(diào)后的解調(diào)信號(hào)。
調(diào)制解調(diào)器設(shè)計(jì)仿真結(jié)果如圖7所示。比較輸入信號(hào)x與輸出信號(hào)y，完全一樣，只是系統(tǒng)仿真結(jié)果有一定的延時(shí)。仿真結(jié)果表明，系統(tǒng)設(shè)計(jì)正確。
5 結(jié)論
本文基于2FSK的基本原理，進(jìn)行二進(jìn)制調(diào)制解調(diào)器的設(shè)計(jì)。運(yùn)用VHDL語(yǔ)言對(duì)器件進(jìn)行功能描述，在MAX+PLUSⅡ軟件平臺(tái)上對(duì)所描述器件進(jìn)行時(shí)序仿真，最后下載至目標(biāo)芯片EPM7032LC44-15，分配合理引腳，進(jìn)行仿真。設(shè)計(jì)過(guò)程中調(diào)制階段的基帶信號(hào)，經(jīng)調(diào)制仿真得到解調(diào)所需的輸入信號(hào)。解調(diào)階段對(duì)來(lái)自調(diào)制階段得到的信號(hào)進(jìn)行解調(diào)，所得解調(diào)信號(hào)即為原來(lái)調(diào)制基帶信號(hào)，起到了調(diào)制解調(diào)的作用。整個(gè)設(shè)計(jì)過(guò)程采用VHDL語(yǔ)言實(shí)現(xiàn)，設(shè)計(jì)靈活、修改方便，具有良好的可移植性及產(chǎn)品升級(jí)的系統(tǒng)性。
本文引用地址：http://www.ex-cimer.com/article/156781.htm
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