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RS通信編碼器的優(yōu)化設(shè)計(jì)及FPGA實(shí)現(xiàn)

作者：時(shí)間：2010-10-29 來(lái)源：網(wǎng)絡(luò)

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3 RS編碼器的設(shè)計(jì)
在GF(2m)域上的加法運(yùn)算實(shí)際上就是每位作異或運(yùn)算，由異或門(mén)組合而成即可。
由于優(yōu)化了生成多項(xiàng)式g(x)，這里只需要在ROM中存入

的乘法表即可。

本文引用地址：http://www.ex-cimer.com/article/156990.htm

由加法模塊和乘法模塊組成的一級(jí)模二運(yùn)算電路如圖1所示。

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