基于ADSP TS201的雷達(dá)信號(hào)處理機(jī)設(shè)計(jì)

2 雷達(dá)處理機(jī)實(shí)現(xiàn)
2．1 硬件平臺(tái)設(shè)計(jì)
系統(tǒng)運(yùn)算量及時(shí)間要求，信號(hào)處理板需采用多DSP并行處理的結(jié)構(gòu)，為達(dá)到高速浮點(diǎn)處理能力、高數(shù)據(jù)吞吐率及大內(nèi)存空間的要求，DSP芯片選用ADSP-TS201，它是ADI公司最新型號(hào)的TigerSHARC架構(gòu)高性能浮點(diǎn)數(shù)字信號(hào)處理器。它具有最高達(dá)600 MHz的工作時(shí)鐘，且每周期可完成4條指令；包括雙獨(dú)立運(yùn)算模塊及用于地址計(jì)算的雙獨(dú)立整型ALU，可完全并行操作；擁有24 MB／s的片內(nèi)存儲(chǔ)器，內(nèi)存容量大；此外還有14路DMA控制器及外部端口、4個(gè)鏈路口，可進(jìn)行高速數(shù)據(jù)吞吐；擁有4個(gè)SDRAM控制器，可外部擴(kuò)展存儲(chǔ)芯片；擁有4個(gè)可編程flag引腳，可對(duì)外輸出所需標(biāo)志信號(hào)。
多DSP設(shè)計(jì)通常有共享總線方式和鏈路口耦合方式兩種結(jié)構(gòu)。共享總線結(jié)構(gòu)的優(yōu)點(diǎn)是可以提供全局地址空間，把多DSP的地址空間映射到主機(jī)的內(nèi)存空間進(jìn)行統(tǒng)一訪問。任一DSP也可通過總線讀寫其它處理器內(nèi)存，操作方便。然而，當(dāng)多DSP間數(shù)據(jù)交換頻繁時(shí)，總線競(jìng)爭(zhēng)往往造成數(shù)據(jù)通信的總線瓶頸，因而該方法有明顯的缺點(diǎn)。采用鏈路口耦合方式則具有明顯的優(yōu)點(diǎn)，各DSP總線獨(dú)立，擁有完全獨(dú)立的內(nèi)存空間，各DSP程序設(shè)計(jì)可完全獨(dú)立，減小了程序調(diào)試的難度。各DSP之間僅通過鏈路口無縫連接，片間連線少，降低了PCB布線難度和層數(shù)，節(jié)約了制板成本。此外，數(shù)據(jù)傳輸采用鏈路口的DMA方式并不占用DSP內(nèi)核的運(yùn)算時(shí)間，可以提高處理板的實(shí)時(shí)性能。因而采用將4片ADSP-TS201通過鏈路口兩兩互連，形成松耦合的多DSP結(jié)構(gòu)，如圖2所示。各DSP通過鏈路口可在任意兩個(gè)DSP之間進(jìn)行最高達(dá)500 MB／s的數(shù)據(jù)傳輸。

板卡主要以4片TS201與1片F(xiàn)PGA為核心，外加Flash，SDRAM與光纖及其配置芯片協(xié)同完成數(shù)據(jù)存儲(chǔ)及傳輸。FPGA主要完成系統(tǒng)中與雷達(dá)匹配的時(shí)序控制，對(duì)板外的數(shù)據(jù)傳輸與對(duì)DSP的總線通信。FPGA通過兩套獨(dú)立的32位外部數(shù)據(jù)總線與DSP0和DSP1連接，采用流水協(xié)議，外部總線工作頻率為50 MHz，可以實(shí)現(xiàn)400 MB／s的數(shù)據(jù)傳輸速度，達(dá)到了系統(tǒng)可進(jìn)行高速數(shù)據(jù)傳輸?shù)囊蟆Ｏ到y(tǒng)時(shí)鐘為50 MHz，TS201經(jīng)12倍頻工作在600 MHz，單板卡的系統(tǒng)峰值處理能力可以達(dá)到14．4 Gflops，板卡運(yùn)算速度滿足了系統(tǒng)需求。