DVB-S射頻調制的FPGA實現
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配置AD9789時需要注意，大部分寄存器都是立即更新，但0x16～0x1D，0x22～0x23除外。只有在0x1E[7]為1后，0x16～0x1D寄存器數據才更新。只有當0x24[7]位由0變?yōu)?后，0x22～0x23才更新。0x1E[7]會自動清零，但0x24[7]不會。為了保證來自FPGA的數據與AD9789的采樣時鐘相位一致，AD9789內部集成可編程重定時器，使用三級寄存器來實現重定時功能，具體由內部寄存器0x21[2:0]、0x23[7:0]控制。配置AD9789的流程如表1所示。本文引用地址：http://www.ex-cimer.com/article/157176.htm
5 FPGA與AD9789的接口設計
AD9789的工作時鐘由ADF4350與ADCLK914聯合提供。ADF4350[6]是ADI公司推出的業(yè)界首款全集成的頻率合成器，內置片上VCO(壓控振蕩器)與PLL(鎖相環(huán))，支持137.5 MHz～4.4 GHz范圍內的連續(xù)調諧，且支持整數小數分頻，具有出色的相位噪聲性能，完全可以滿足本系統的要求。
ADCLK914[7]是一款采用ADI公司專利的互補雙極性(XFCB-3)硅鍺(SiGe)工藝技術制造的超快型時鐘/數據緩沖器。ADCLK914具備高壓差分信號(HVDS)輸出，適合用于驅動ADI最新的高速數模轉換器(AD9789、AD9739)。
本系統中，在FPGA內部完成信道編碼、星座映射及基帶成形。AD9789數據接口總線采用32 bit，LVDS模式，只使用一個通道。所以輸入為一路復數數據信號，數據為16 bit的差分信號。根據所選的接口模式，在采樣時鐘上升沿，采樣得到的16 bit數據為I, 在采樣時鐘下降沿，采樣得到的16位數據為Q,調用一個ODDR模塊，將基帶成形后的I路數據和Q路數據合二為一，以LVDS模式輸出，分別與AD9789的DP[15:0]和DN[15:0]相連。ODDR的工作時鐘直接來自DCO，DCO是AD9789數據的采樣時鐘輸出，由FDAC分頻產生，具體由內部寄存器0x22[5:4]決定，確保FPGA輸出數據和AD9789的數據采樣時鐘速率相等。
本文詳細介紹了DVB_S可變符號率的設計，利用新器件AD9789能實現數字上變頻的特性，結合FPGA，提出了一套解決全數字DVB-S射頻調制的方案，并給出了配置AD9789的詳細流程。結合具體實例，給出了重要參數的設置方法，與傳統的射頻調制相比，免去對片外混頻器和低通濾波器的需求，具有更佳的性能、更低的成本和更好的靈活性，可廣泛用于電纜調制解調器系統。
參考文獻
[1] 陳守金，于鴻洋，葛錦環(huán).新型DVB_C信道編碼、中頻調制的全數字實現[J].電子技術應用，2006(5).
[2] 葛錦環(huán).基于FPGA的DVB-S QPSK調制器的設計與仿真[D].電子科技大學碩士學位論文，2006.
[3] ETSI.EN300 421.DigitalVideoBroaeasting(DVB).Framingstructure，channel coding and modulation for 11/12 GHz satellite serviees，1997.
[4] ug191，Virtex-5 Configuration User Guide，Xilinx Corporation，2007.
[5] AD9789 Datasheet．Analog Devices，2009．
[6] ADCLK914 Datasheet．Analog Devices，2008.
[7] ADF4350 Datasheet．Analog Devices，2008．
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