DNLMS濾波器的FPGA實現(xiàn)
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通過圖2的優(yōu)化，對于8階濾波器，乘法塊的使用從24個減少到2個，計算速度將得到很大的提高。ω的迭代運算通過圖3實現(xiàn)。
在頂層模塊的設(shè)計中，加入了PLL模塊和SignalComplier，根據(jù)各模塊仿真周期，在PLL模塊中設(shè)置好不同的周期，利用Simulink中的顏色標識采樣頻率的高低。頂層文件的設(shè)計如圖4所示。
在頂層結(jié)構(gòu)圖中，子模塊8為方程(9)的實現(xiàn)過程。
4 計算機仿真
為了充分模擬相關(guān)性較強的信號，在輸入端加如下的信號源：
x(n)=0.99x(n-1)+v(n)
式中：v(n)為高斯白噪聲；x(n)的初始值為500，具體的產(chǎn)生電路如圖5所示。
信號產(chǎn)生波形以及加噪后的仿真波形如圖6所示。
通過濾波器濾波的結(jié)果如圖7所示。
在圖7的信號依次為參考信號、加噪聲信號、誤差信號和濾波信號。濾波效果良好，對于強相關(guān)的信號，也有很好的濾波效果。通過QuartusⅡ編譯，濾器器的速度為35.24 MHz，編譯后生產(chǎn)如圖8所示的塊，它作為一個符號模塊可供更高級系統(tǒng)設(shè)計時調(diào)用，通過對該塊的修改和增加濾波器的階數(shù)，可以實現(xiàn)對語音的回聲消除。
5結(jié) 語
自適應(yīng)濾波器的研究是近年來研究的熱門方向，在PFGA中實現(xiàn)高速的自適應(yīng)濾波器的設(shè)計更是一個熱點，在此采用DSP Builder系統(tǒng)建模的方法，在FPGA中實現(xiàn)了歸一化LMS算法，實驗結(jié)果表明：用DSPBuilder設(shè)計的8階DNLMS算法比用底層的VHDL代碼設(shè)計效率更高，靈活性更大，速度更快。同樣比通用的DSP芯片設(shè)計的8階NLMS濾波器處理速度快了20多倍。如果將8階NLMS濾波器擴展到512階或者1 024階，可以很好地應(yīng)用于自適應(yīng)回聲消除等很多自適應(yīng)濾波的領(lǐng)域。故有一定的參考價值。
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