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          基于Simulink的數(shù)控振蕩器性能仿真研究

          作者: 時(shí)間:2010-03-24 來源:網(wǎng)絡(luò) 收藏


          提高LUTs輸出分辨率對(duì)正弦波樣點(diǎn)的幅度值量化影響小,但需要更多的LUTs存儲(chǔ)器。如LUTs輸出分辨率增加1位,由L位增加L+1位,LUTs所需的存儲(chǔ)容量擴(kuò)大2n。

          可見,采用傳統(tǒng)的設(shè)計(jì)方法要達(dá)到無相位截?cái)?,則需要LUT的字長(zhǎng)非常長(zhǎng),占用資源非常大,導(dǎo)致NCOs的成本很高,而這在實(shí)際實(shí)現(xiàn)過程中是不可行的。

          2.3相位加抖提高SFDR

          通過以上的仿真研究可看出,雖然可以通過增加整數(shù)位和提高LUTs輸出分辨率的方法來提高SFDR,但因它們要占用大量的資源,因而不是經(jīng)濟(jì)有效的方法。為有效解決雜波問題,必須考慮其他有效的方法。目前的主要手段有:

          幅度加抖(Amplitude Dithering):在LUT的輸出中加入低水平的噪聲,以打散原有幅度值量化的噪聲結(jié)構(gòu)。

          相位加抖(Phase Dithering):在累加器的輸出中加入低水平的噪聲,以打散原有相位截?cái)嗟脑肼暯Y(jié)構(gòu)。

          帶通濾波(Bandpass Filtering):在振蕩器輸出端加濾波器濾出毛刺頻率。但該方法很難濾出靠近中心頻率的雜波。

          以上的仿真已經(jīng)證明,相位截?cái)鄬?duì)SFDR的影響量是最大的,是提高SFDR的首選方法。

          相位加抖的數(shù)學(xué)模型如圖5所示。在LUTs地址字截?cái)嘀?,在累加器的輸出中加入低水平的偽隨機(jī)噪聲(A Low-level of Pseudo Random Noise),其中抖動(dòng)的位數(shù)d是可變的。


          抖動(dòng)(Dither)可以通過線性反饋移位寄存器(Linear Feedback Shift Register,LFSR)來實(shí)現(xiàn),見圖6。LFSR有帶M個(gè)抽頭的移位寄存器,抽頭反饋通常由或門構(gòu)成,以產(chǎn)生一個(gè)周期為2M-1的序列。因此,長(zhǎng)偽隨機(jī)噪聲序列(Long Pseudo Random Noise Sequences)可以用很少的硬件資源實(shí)現(xiàn)。例如,一個(gè)由12個(gè)元件構(gòu)成的LFSR能夠生成周期為4 095的PN序列。LFSR可以由M個(gè)D觸發(fā)器和很少的組合器件構(gòu)成。

          來自某位的抽頭,可以組合為一個(gè)矢量生成該位的抖動(dòng)。實(shí)際實(shí)現(xiàn)時(shí),可以采用較長(zhǎng)的移位寄存器。移位寄存器越長(zhǎng),則輸出的抖動(dòng)越接近隨機(jī)的性質(zhì)。

          下面分析相位加抖數(shù)據(jù)位數(shù)d對(duì)SFDR的影響。圖7~圖9分別為d=b-3,b+3,b三種情況的仿真波形,其中b為累加器控制字小數(shù)部分的位數(shù)。

          加抖位數(shù)d=6-3時(shí),僅對(duì)整數(shù)位產(chǎn)生0~1/8的影響。此時(shí)將SFDR提高了1 dB??梢?,增加過少位數(shù)的抖動(dòng),僅對(duì)相位的截?cái)嘤泻苄〉挠绊?,?duì)改變雜波極為有限。

          加抖位數(shù)d=b+3時(shí),可以對(duì)整數(shù)位產(chǎn)生0~8的影響。此時(shí)將SFDR提高了9 dB。但同時(shí)可以看到,由于增加抖動(dòng)的位數(shù)過多,雖然消除了雜波,但同時(shí)也提高了整個(gè)頻譜的噪聲電平。

          加抖位數(shù)d=b時(shí),可以對(duì)整個(gè)整數(shù)位產(chǎn)生0~1影響。此時(shí)將SFDR提高到106 dB。同時(shí)可以看到,由于增加抖動(dòng)的位數(shù)恰當(dāng),既消除了雜波,又提高了整個(gè)頻譜的噪聲電平。

          在用FPGA實(shí)現(xiàn)NCOs時(shí),通過相位加噪可以提高整個(gè)輸出頻率的SFDR性能。但從圖3,圖6比較可以看出,在整個(gè)電路中串入了加法器,且關(guān)鍵路徑包含了兩個(gè)部分Dithering和NCOs的加法器,因而限制了整個(gè)設(shè)計(jì)的最大時(shí)鐘頻率。

          3結(jié) 語

          NCOs在數(shù)字通訊中起著非常重要的作用,在FPGA實(shí)現(xiàn)時(shí),它可以由一個(gè)累加器和一個(gè)輸出頻率由步長(zhǎng)定義的正弦波查找表的數(shù)字硬件構(gòu)成。SFDR是表明合成正弦波譜純度性能的參數(shù)。仿真證明,在NCOs累加器輸出的相位中加入抖動(dòng),以提高SFDR性能,是一種簡(jiǎn)單有效、低成本的方法。

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