利用串行RapidIO交換機設(shè)計模塊化無線基礎(chǔ)系統(tǒng)

在上行鏈路端，來自射頻卡的采樣被分發(fā)到處理模塊中。對于基于CDMA的系統(tǒng)，這些采樣被傳輸?shù)紺RP中。傳輸過程中，采樣也會根據(jù)處理器或算法的需求進行格式化。本文后半部分將詳細介紹這種格式化。

一旦碼片率處理完成，多個CRP中出現(xiàn)的用戶通道就開始進行符號率處理(如前向糾錯、語音處理等)。由于采樣被轉(zhuǎn)換成位，而且CDMA的去擴頻功能已經(jīng)完成，該功能需要的帶寬更低。此時，這個“符號”信息需要從CRP轉(zhuǎn)換到DSP。當DSP完成符號率處理后，信息包必須轉(zhuǎn)換成傳輸模塊轉(zhuǎn)交給網(wǎng)絡(luò)的上層。這兩種交換操作均由基帶交換機執(zhí)行。

基帶架構(gòu)優(yōu)勢

正如前面提到的，圖1中描述的架構(gòu)具有極高的靈活性和可擴展性，在這種架構(gòu)中，設(shè)計者在分配各種處理端點之間的主要應(yīng)用任務(wù)功能劃分方面有廣泛的靈活性。由于架構(gòu)已經(jīng)不再與運算密切相關(guān)，流量和處理能力可在運行時間內(nèi)從一個器件轉(zhuǎn)移到另外一個器件。該架構(gòu)也具有可擴展性，有助于滿足具體應(yīng)用在性能和成本方面所需的端點數(shù)量增減。例如，可以輕易改變DRP和DSP的數(shù)量，以實現(xiàn)相同的設(shè)計可以匹配到從微微蜂窩到大型基站的設(shè)計要求。

包括IDT公司在內(nèi)的多家供應(yīng)商都可提供交換機解決方案執(zhí)行這種基于結(jié)構(gòu)(fabric-based)的架構(gòu)。最近推出的IDT PPS為該應(yīng)用帶來了數(shù)據(jù)分配和DSP加速的組合方案。PPS不僅可作為交換機連接各種串行RapidIO端點，也可為集群(cluster)中DSP重復(fù)格式化需求提供數(shù)據(jù)處理能力，這種格式化需求可占用關(guān)鍵的帶寬。

不同的器件和算法以不同的采樣和符號長度進行工作。例如，CPRI可把采樣長度定義為8至40位。處理器一般以8、16或32位的采樣長度工作。不同的算法要求采樣具有特定的順序(I-Q一起或分開、過采樣與常規(guī)采樣一起或分開，以及其它組合)，因此，這些數(shù)據(jù)格式化操作需要在CRP和DSP中執(zhí)行。根據(jù)選擇的DSP和CRP的不同，系統(tǒng)設(shè)計者應(yīng)該意識到這些操作可以有多種組合，處理器可能需要花很多周期進行這些操作。PPS可把這些操作集中到交換機中，以減少處理器負擔。通過把加法/同步模塊與交換機集成到一起，對齊多個CRP中的信息包，累加到下行鏈路中，以帶來更多的價值。普通的串行RapidIO交換機一般需要累加器(summer)和同步器件(synchronizer)的支持，這增加了設(shè)計的元件數(shù)量和復(fù)雜性。

增強的交換功能使基帶架構(gòu)受益

PPS不僅是一個協(xié)議交換機，而且是專為支持基帶應(yīng)用中的FPGA或DSP集群而優(yōu)化的，它為基帶卡集成了大量獨一無二的其它功能。因此，如果交換機架構(gòu)允許的話，PPS可更有效地使系統(tǒng)在基帶交換機中執(zhí)行表1中所示的功能。

表1：系統(tǒng)在基帶交換機中執(zhí)行的功能。

為了評估把這些功能集成到交換機操作的好處，首先必須確定通過一個如基帶交換機的集中器件，與如DSP的處理器，或者如FPGA或ASIC的端點相比，執(zhí)行上述操作可節(jié)省百分之多少的處理周期。

假設(shè)所有的碼片率和符號率處理功能都可以在一個或更多1GHz的DSP中實現(xiàn)，那么每個功能都是一個WCDMA功能的實例。每個卸載數(shù)據(jù)都包括前一個功能，例如27.5%的采樣順序變化就包括采樣符號擴展。假設(shè)每個采樣上的每次功能執(zhí)行有1~2個周期的延遲，12個天線通道，兩倍過采樣率的3.84Mcps(百萬樣片每秒)WCDMA系統(tǒng)。

一次采樣的每個功能延遲1~2個周期是比較樂觀的情況，假設(shè)每個采樣都是在一級存儲器或寄存器中進行存取。實際的情況是，采樣是存儲在更大的二級存儲器中，第一次采樣的存儲器的存取延遲增加到9~10個周期(1GHz DSP)，而且每個后來的采樣需要兩個周期。在最差的情況下，糟糕的軟件存儲器管理可以迫使每次采樣花8~9個周期來讀取二級存儲器。在極端情況下，由于所有資源都被用于數(shù)據(jù)格式化了，DSP可能無法用于其它目的。

本文小結(jié)

對于設(shè)計者來說，構(gòu)建下一代基帶卡和基于連接了多個DSP、FPGA和ASIC的串行RapidIO接口的結(jié)構(gòu)型架構(gòu)具有許多優(yōu)勢。由于采用現(xiàn)成的元件，這種架構(gòu)可降低開發(fā)和部署成本，同時可確保滿足廣泛應(yīng)用和市場條件所需的靈活性和可擴展性。它可以簡化設(shè)計，并可最大限度地降低增加其它功能和系統(tǒng)升級的成本，還可以大大簡化軟件開發(fā)而不增加延遲。通過在信息包和采樣處理等集中的串行RapidIO交換機中采用并行功能，設(shè)計者可提高處理效率，并可在降低成本的同時增加性能。