多天線多載波的數(shù)字上下變頻的FPGA實現(xiàn)
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DSP-BUILDER8.0以后的版本，提供了一個新的ADVANCED BLOCK的特性，用這個新特性產生的FIR濾波器，較之以往的版本，在資源優(yōu)化方面有了巨大的改進。如18通道61階的5倍內插濾波器，由老版本生成的IP所占用的資源與ADVANCED BLOCK的比較，如下表所示：
ALUT REG M9K DSP18*18
老版本 311 652 28 13
advanced 217 533 7 12
老版本生成的IP所占用的資源與ADVANCED BLOCK的比較
可以看出，使用ADVANCED BLOCK, 無論是查找表，寄存器，還是RAM的資源，都有非常明顯的降低。
此外ADVANCED BLOCK還有一些顯著的優(yōu)點：
1、 通道接口較之以往變的非常簡單清晰，無論輸入輸出，主要信號只有3個，數(shù)據(jù)data，數(shù)據(jù)有效data_vld以及通道號channel。
2、 自動插入流水。只需要設置好相應參數(shù)，如時鐘頻率，目標器件，復用倍數(shù)等，它會在使用盡量少的資源并且滿足時序的情況下，自動判斷是否加入PIPELINE。
3、 系統(tǒng)層面的設計。它生成的所有模塊，包括FIR濾波器，都有一組系統(tǒng)接口，可以通過不同地址對內部寄存器，如系數(shù)等，進行訪問。
4、 自動實現(xiàn)資源復用。在時鐘復用關系確定后，它能自動實現(xiàn)資源復用，使設計者從繁瑣的優(yōu)化工作中解放出來，專注于系統(tǒng)層面的設計。 function ImgZoom(Id)//重新設置圖片大小 防止撐破表格 { var w = $(Id).width; var m = 650; if(w
整個設計的FPGA實現(xiàn)的資源以及功耗
這個4天線9載波的設計在Altera Corporation 的3SE80F1152I3上實現(xiàn)，工作頻率為180倍基帶速率時鐘，即230MHz。所消耗資源如下表所示
ALUT REG M9K DSP18*18
數(shù)目13385 19068 330 532
所占百分比 % 21% 30% 67％ 79％
整個設計的FPGA實現(xiàn)的資源以及功耗
內核靜態(tài)功耗為734.58mW
內核動態(tài)功耗為2705.63mW
IO功耗為236.82mW
全部功耗加起來為3677.04mW。
3SE80是Altera CORPORATION的65納米產品STRATIX III中的一款。這一系列產品在設計過程中考慮了很多功耗優(yōu)化的因素，因此功耗特性比較好。比如內核電壓，它是0.9V/1.1V可選，上述設計用的是1.1V電壓，如果用0.9V的話，功耗還可以再降低30％。但有一點需要客戶注意，使用0.9V電壓的話，整個設計的時序會降低15％左右。本文引用地址：http://www.ex-cimer.com/article/157627.htm
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