基于串行RapidIo協(xié)議的無線通信基帶處理系統(tǒng)架構
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由于串行RapidIO提供了可靠的錯誤檢測機制，并且將傳輸時鐘嵌入到數(shù)據(jù)中，消除了數(shù)據(jù)與傳輸時鐘之間的信號偏移，因而使得芯片間的數(shù)據(jù)可以準確、穩(wěn)定地傳輸。另一方面，串行RapidIO即使工作在4x模式下也只需要19個引腳，其低引腳數(shù)的特點使得各芯片在布局布線方面的復雜度顯著降低，變得十分簡單。
3．2 測試驗證
硬件實現(xiàn)圖2所示的架構共使用了1片MPC8572CPU，2片VIRTEX-5LXT系列的FPGA(FPGA1／2)，3片 TNS320TC16488 DSF(DSP 1／2／3)以及TS1578 SRIO SWITCH。其中，CPU和FPGA均采用3．125 Gb／s的4x模式；DSP則采用3．125 Gb／s的1x模式。
表1顯示了多條數(shù)據(jù)通路同時進行數(shù)據(jù)通信的實測峰值流量。其中，任意一條數(shù)據(jù)通路的發(fā)送流量與接收流量都是相等的，由此可以證明該架構可以對數(shù)據(jù)進行可靠完整的傳輸。與此同時，4x模式(1x模式)下的數(shù)據(jù)流量可以達到8．76 Gb／s(2．23 Gb／s)，這與第3．1節(jié)中分析的最大9 Gb／s(2．3 Gb／s)左右的流量相吻合，也驗證了該架構對數(shù)據(jù)的高速低延時傳輸特性。本文引用地址：http://www.ex-cimer.com/article/157901.htm
為了驗證該架構進行分布式處理的可行性，特意在FPGA 1與DSP1／2／3之間進行了多播實驗。實驗結果如表2所示，各DSP均能接收到來自FPGA 1的多播數(shù)據(jù)，且各DSP的接收流量與FPGA 1的發(fā)送流量相同，由此可以推斷各DSP能完整接收FPGA 1發(fā)送的多播數(shù)據(jù)，從而證明了分布式處理是可行的。另外，從測試結果可以發(fā)現(xiàn)，不同的數(shù)據(jù)通路在同一時間段均能近似以最大流量的方式進行通信。這充分說明了該架構具有點對點靈活通信的特性。
通過以上的測試驗證，一方面證明了第3．1節(jié)中的優(yōu)點分析是正確的。另一方面也證明了使用本文提出的架構方案完成各芯片間的數(shù)據(jù)傳輸是合理可行的。對于本文提出的架構而言，各種拓撲結構均能通過Ra-pidIO實現(xiàn)，因此，保證了數(shù)據(jù)在各芯片間能夠自由可靠地傳輸，確保了該架構能夠很好地完成基帶處理任務。
4 結 語
串行RapidIO是一種用于芯片或背板間互聯(lián)的新型高速接口。本文提出的基于串行RapidIO的無線通信基帶處理系統(tǒng)架構具有靈活、可靠、高性能等特點，使其相對于傳統(tǒng)的基帶處理系統(tǒng)架構體現(xiàn)出了很強的優(yōu)越性，能夠很好地滿足無線通信技術的發(fā)展需求，具有很長的生命周期和廣闊的應用空間。
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